Нужно разделить частоту. При делении триггерами все работает, когда ставлю ПЛЛ, то все затыкается. Параметры питания соблюдены. Может есть какие нюансы использования? Заранее спасибо.

ПЛЛ как описанна ?

Элемент добавален мегавизардом. Необходимо снизить частоту с 40 до 32 МГц. Исходник элемента на ахдл:

SUBDESIGN altpll0
(
inclk0 : INPUT = GND;
c1 : OUTPUT;
)

VARIABLE

altpll_component : altpll WITH (
CLK1_DIVIDE_BY = 5,
CLK1_PHASE_SHIFT = "0",
LPM_TYPE = "altpll",
INCLK0_INPUT_FREQUENCY = 25000,
CLK1_DUTY_CYCLE = 50,
PLL_TYPE = "AUTO",
CLK1_MULTIPLY_BY = 4,
INTENDED_DEVICE_FAMILY = "Cyclone",
OPERATION_MODE = "NORMAL",
COMPENSATE_CLOCK = "CLK1"
);

BEGIN

c1 = altpll_component.clk[1..1];
altpll_component.inclk[0..0] = inclk0;
altpll_component.inclk[1..1] = GND;
END;

На плате нет ферритовой бусинки по питанию ПЛЛ, но это будет влиять тока на помехи. Сейчас же выход ПЛЛ вообще мертвый.

блин я прочитал не так, я думал у вас Спратан
по альтерам не в курсе, не заводил
Сори

Я давно с этим не вожжался, могу что-то и напутать.
Но мне смутно припоминается, что просто поделить чатоту на PLL нельзя. Можно сперва умножить, потом поделить, и то делитель не может быть больше множителя.
Для проверки реализуемости используйте MegaWizard. Если будете в нем вводиь некорректные установки, он сразу завопит, что так нельзя. А если он все сожрет, то из него можно получить AHDL'ный includ'ный файл и включить его в ваш исходник.

Из опыта лучше ставить ферриты на питание PLL (были случаи, когда без них не работало). И еще прикол, что если с выхода PLL подать клок сразу на выход микросхемы - тоже может не работать.

На вывод плл-ный выход выдействительно был заведен, но я проверял и без этого, придется все свалить на феррит)) Спасибо за ответы.

Была такая проблема у меня, и не в ферритах дело было. На ногу питания PLLа было подано напряжение вместо 1,5В 3,3В переделал на плате и все заработало, так что проверь, может поможет.

Попробуй что-нибудь простое сделать с PLL (умножитьна или поделить частоту на 2). Хоть будешь знать "живо ли оно вообще".

Я Верилог не знаю и что-то не могу понять почему вы задали 2 клока и один из них на землю? Квартус сам должен это сделать. У вас должен быть 1 клок на входе и один на выходе. Так же советую подключить reset к плл. Посмотрите в рапорты Квартуса, исползовал ли он нужный плл?

С питанием все нормально, сама плисина работат с 3.3, но на VCCA_PLL подано 1.5 вольта.

Сначала я просто делил на 2, щас попробовал умножить, все тоже самое..


ПЛЛ я добавлял с помощью мегавизарда, а приведенный ахдл-ный файл сгенерил сам квартус. В репортах все нормально, в симуляторе тоже.

А может быть такое, что сам блок ПЛЛ дохлый?

Prishli proekt, poprobuu u sebia.

Простой тестовый проект, на mcu_reset внимания не обращай, это чтоб контроллер не скидывался.

Если это не реботает, то попробуй сделат reset на ПЛЛ (используй конопку на плате или перемычку). Возможно клок подается не сразу, и тогда ПЛЛ не может синхронизироватся. Хорошей идикацией синхронизации служит сигнал "locked", который можно вывисти из ПЛЛ.

"Простой тестовый проект, на mcu_reset внимания не обращай, это чтоб контроллер не скидывался. "
Видимо у Вас уже глаз замылился. В пакете этот тестовый проект работает. Из 40 мгц pll делает 20мГц .
А временное моделирование не дышит потому, что для частоты 40 мГц надо поставить Grid size 12.5 ns, ну уж никак не 100.
И уж если используете PLL, наверно глобальный клок только ей имеет смысл отдать, а всем остальным с ее выхода.