Проблема такая:сейчас занимаюсь реализацией адаптивного фильтра на FPGA.Предварительно модель фильтра обкаталась в матлабе,показала удовлетворительные результаты.Но в матлабе всё проще - там за один такт можно выполнить всё что угодно.При реализации в FPGA мне приходится вводить тактовую латентность(разбивать вычисления на несколько тактов).Проблема в том что в проекте есть многопетлевые цепи ОС (и их несколько) для которых задержка сигнала даже на один такт вводит систему в ступор.Коллеги,сталкивался ли кто из вас с такой проблемой?Как решали?