Добрый день. Вопрос в следующем. Работаю с Virtex5. Есть два канала данных, и два синхросигнала SCLK и SCLKx2, где SCLKx2 - частота в два раза больше чем у SCLK. Оба синхросигнала получаются с DLL и соотвественно синхронны и, если можно так сказать "синфазны". В схеме есть места, где данные передаются с триггера тактируемого SCLK на триггер, тактируемый SCLKx2 и наоборот. Тут вроде проблем нету. Но оба канала данных обрабатываются либо параллельно, на SCLK, либо последовательно, на SLCKx2. И тут появляется огромное желание сигнал SCLK использовать еще и как логический, т.е. заводить его на Ce триггера или управлять при помощи него мультиплексором. Но чувствую, что можно нарваться. Кто-нить встречал и может дать ссылку на доку, желательно Xilinx-кую, где написано, можно так делать или нет?

Делал я так. Но в качестве CE использовал не сам SCLK, а стробированный SCLKx2.

А вот где почитать, можно ли так делать и что будет на выходе?
В зависимости от того, как DCM выравнит фазы клоков, возможно два варианта соотношения фазы CE и синхросигнала SCLK. А уж если DCM будет заниматься подстройкой в процессе работы (чем она и занимается), и фаза SCLK будет то опережать, то от SCLKx2 (ессно, на величину указанную в спецификации), то возможно, что Ce вообще будет два такта иметь одинаковое значение (будет проскок). Если только задержка при входе на триггер будет больше чем возможное опережение фазы SCLK, тогда можно применить такую схему.

Вы же сами написали:
Вы не находите некоторое противоречие?

Делать так можно, но есть способ, при котором клок не выходит за пределы специально для него сделанных сетей и все части микросхемы и среды разработки используются по назначению.
Смысл заключается в том, чтобы сделать регистр, который бы инвертировался на каждом такте быстрого клока. Тогда он будет менять свой уровень как и медленный клок. Чтобы фаза этого регистра имела связь с фазой медленного клока, нужно начинать инвертировать с привязкой к медленному клоку. Для этого нужен еще один регистр сброса.
Констрейны в этом случае записываются проще и соблюдать их легче.

Убедитесь в надежном соблюдении setup time.

Нет. Потому-что данные с триггера выходят с задержкой. И задержка эта, вместе с линиями коммутаций такова, что имеющийся разброс фаз на DCM не приводит к сбою в работе схемы.


Спасибо, от этом я думал. Здесь один недостаток - этот сигнал придется дополнительно таскать по всему кристаллу, и у отдельных узлов делать вход для этого сигнала. Этакое неудобство, но видимо обойти его не удастся.

Правда для совпадения фазы я все-таки по другому сделал. Через триггер, как было предложено выше, только на вход D подал клок с выхода DCM, сдвинутого на 270 градусов.

Фазы Clk1x и Clk2x будут совпадать только на выходе DCМ. Как только вы их протянете через тактовые буферы, появится сдвиг.

Откуда?

Во-первых, это неудобство нечто по сравнению с муками отладки схемы с нарушениями тайминогов.
Во-вторых, если в каждый блок приходят оба клока и reset, то можно в кажом блоке сделать по экземпляру схемки из двух регистров. А там либо place-and-route их объединит или просто не станет дублировать.

А еще скажите, какого порядка частота, 500MHz, 50MHz ?
На 50MHz еще как-то можно говорить, что разные клоки на выходе чего-то у FPGA синхронных, а на 500MHz от такой фразы как-то не по себе.

Оттуда, что путь от DCM до буферов разный. Просимулируйте дизайн с реальными задержками и посмотрите на свои клоки.

Я при возникновении похожих задач (хлопать быстрым клоком медленный синфазный) делал так: падающим быстрого хлопал медленный. Так как, если их нарастающие синфазны, то во время падающего быстрого у медленного всегда полка.

100 и 200 МГц.



На сколько разный? На 1 микрон? Да вы на кристалл-то посмотрите.

Без констрейнов так делать нельзя.

Вот возьмите проект, где вы так делали и тщательно сделайте следующее:
1) в FPGA editor (если это xilinx) проследите сеть медленного клока, где и как он соединяется с входом регистра, который на быстром клоке
2) в анализаторе таймингов посмотрите, какое время распространения клока получилось после того, как вы его подключили к входу данных
3) ужаснитесь содеянному

Такие номера проходят на частотах в десятки раз ниже максимальных частот устройства, когда что ни делай, все равно временем распространения сигнала можно пренебречь.
Так делать можно, но очень полезно понимать что делаешь и избегать советовать другим, если не известна частота.
Ведь время прохождения медленного клока от выхода DCM до входа данных регистра с быстрым клоком может быть сопоставимо с периодом быстрого клока и уж точно даже близко не похоже на время прохождения от выхода DCM до синхровхода регистра.

Подключение клока к входам данных затрудяет работу.

Не очень здорово. Т.к. сразу в два раза уменьшаем setup для всех потребителей этого сигнала. Т.е. в моем случае вместо 5 нс, получаем 2.5 (без учета задержек на триггере и линиях связи). Если бы у меня было 10 и 20 МГц - я бы так и сделал. А тут я влетаю в эквивалентную частоту в 400 МГц.

Хотя... Если поставить два триггера последовательно, срабатывающих по разным фронтам.... Надо подумать.

А почему нельзя использовать глобальный SCLKx2, а там где требуется работа на вдвое низкой частоте cформировать соответствующий глобальный enable.