Ну тут две причины.
Первая и очень не маловажная. Хочется использовать уже наработанные схемы, которые не работают на CLKx2. Ну так было спроектировано.
Вторая причина возникает возможно из-за моего неумения задавать ограничения, но при таком проектировании при анализе времянок не учитывается то, что глобальный еnable идет через такт. И в результате, мы должны либо всю схему сделать работоспособной на 200 МГц, либо будем получать ошибки по времянкам.



Посмотрел. Но честно говоря ничего страшного не увидел. Медленный клок приходит все по тем же глобальным линиям, и лишь у самого лута через коммутационную коробочку идет в лут. Также как и быстрый клок. Опасение то как-раз и вызывает то, что задержки дополнительной не будет. Была бы она хотя бы в 1 нс, можно было бы жить наверное.

Не долго в наработанных схемах во все регистры добавить enable. Ошибки не страшны если вы понимаете в что они именно в той части схемы которая по енаблам на вдвое более низкой частоте работает, единственное синтезатор напрягаться будет без ограничений.

Нарваться можно "только в путь". По идеи должна быть аппаратно в самой структуре ПЛИС заложена возможность динамического мультиплексирования клоков.

Для того чтобы это понять, я должен глазками, каждый раз после очередной имплементации проходить по отчету и смотреть, где возникли ошибки, и принимать решение, можно их оставить или нет. В медленной части схемы они или нет. Да после второго раза я сам уже ошибаться буду.

Вот если кто научит, как указать синтезатору, что enable раз в два такта работает.... Вроде есть параметр FROM-TO, но он для меня все-таки пока не понятен. Да и задать его можно только у UCF файле. А для этого нужно знать имя сигнала. А оно то как раз и не всегда известно, т.к. сигнал может находиться во вложенных блоках.


Речь не идет о мультиплексировании клоков. Речь идет о заведении клока на вход данных.



Иногда практически невозможно. Имеющиеся узлы находятся в библиотеке и используются во множестве других прошивок.
Внести изменения в эти узлы - значит изменять и все проекты, которые эти узлы используют. Иначе они больше не будут собираться. Да и я работаю в коллективе, поэтому библиотека общая. После того как туда что-то попало, изменить становится проблематично. А порождать копии тех-же блоков - порочно.

Порочно применять плохие решения схемотехнические, тем более чтобы на них влияло устройство коллектива. ИМХО лучше сделать правильно и изучить констрейны соответствующие.

А кто сказал что они плохие?
Вот констрейны соответствующие изучить - это надо. Только вот не нашел таких

Клок перестанет быть глобальным сигналом после такой операции.

Почему?

Да, multi-cycle задаётся через него.

Ну спуститесь по иерархии вниз до нужного блока. Если сигнал переименован, повесьте на него KEEP.

Из-за аппаратной реализации ПЛИС. Правда, 100% не берусь утверждать на счёт ПЛИС Virtex. Но проверьте лишний раз.

Xilinx-ISE-Documentation-Software Manuals
Constraints guide
ctrl+F "multi cycle path"

Пример .UCF файла для приемной части hypertransport 400MHz:


Вам нужно будет определить два клока, задать их частоты, как ts_rx_clk_0 у меня.
Определить 2 группы и задать ограничения по времени между двумя группами.
Отдельно описать сигнал clock enable.
Если использовать DCM, то достаточно описать сигнал, который поступает на вход DCM, дальше ISE сам все поймет, как вы его там умножали, делили и сдвигали.

Насколько я понимаю контролировать частоту работы схем через enable это вроде золотое правило.


Я честно сказать в констрейнах тоже не разбираюсь, но вот что-то есть у ксайлинкса по этому поводу:

http://www.xilinx.com/itp/xilinx4/data/doc.../strategy2.html

Multi-Cycle Paths Assignments

You can specify multi-cycle path assignments by identifying the start point and end point groups and then applying a FROM TO constraint for that path. For elements controlled by clock enables, use a TNM_NET on the clock enable to identify all of the elements. You can specify timing requirements as a function of the clock. Be aware of your specified units on the originating TSid. If in "MHz", "*" used as multiplication will make the new clock specification faster, if in "ns", "*" will make new clock specification slower.

При реализации моего совета отсутствие задержки как раз есть благо, ибо, как я сказал, во время спада быстрого клока у медленного синфазного всегда полка, которую (при отсутствии задержки) вы надежно поймаете. Что до констрейнов в этом случае, то синтезатор поставит их сам, если только оба клока идут с PLL (он будет знать и их частоты, и фазовое соотношение).

Эх... Это мы с вами понимаем..

К сожалению (еще раз повторюсь) FROM TO может быть использован только в UCF файле. Я разрабатываю узел, который должен
иметь возможность использоваться во многих проектах. Все входные и выходные данные тактируются 100 МГц. Другого не дано по определению. 200 МГц заводится дополнительно. К сожалению, даже если я повешу KEEP на enable, могу сказать почти на 100%, другой человек в своем проекте это ограничение в UCF не внесет, пока не помучается с времянками. К сожалению многие разработчики умеют только задавать период синхросигнала.

Ну и поставьте dual clock fifo между доменами. Будет дорого, универсально и надежно. На любые подходящие частоты. Возможно, даже экономичнее по питанию, если какую-то частоту можно уменьшить.
Мы-то знаем, что можно было сделать лучше, но когда большая толпа своими ручонками лезет в проект не желая вдаваться в подробности,
то кто-то за это будет платить. Конечный потребитель или тот один, кто собирает верхний уровень проекта.

Кстати вопрос, а DCM на каком уровне иерархии возникает? Кто его входной сигнал констрейнами описывает?