Поищите ошибки в плате. Это процессорная плата контроллера.
Pcad2002. Просмотрщик прилагается.

Где?

Просмотрщик завтра выложу.

Сообщение отредактировал RaaV - Apr 2 2009, 14:01

во первых что бросилось в глаза: Откуда взялись такие ПО, где отверстие 0,25 мм а диаметр площадки 0,5 мм ( т.е. 0,125 мм на сторону)? По моему предположению должно быть 0,2 мм отверстие и по 0,15 на ободок.
Далее в настройках проекта ( точнее в заданных зазорах), стоят не мыслимые цифры типа: 0,178 0,099 0,102 мм, откуда такие значения ( я имею ввиду точность до 3 знака после запятой)? Вы всё таки должны определиться по какому классу вы должны разводить плату.
продолжим: чем обусловлено то, что у вас на нижнем слое цепи питания и земли БГА разведены в виде сетки, почему нельзя сделать полигоном? А также по моему маловато кондёров ( в том же месте), я имею ввиду по номиналам.

О! Вижу пытаетесь освоить iMX35.

По большинству претензий ниже все нормально.
Переходные с рингом 0.1 мм делают без напряга.
Размеры такими вышли после перевода в метрику. В mil-ах они вполне округлые.
Питание на плате в основном выполнено в рассеченном на сегменты внутреннем плэйне.

Но плата в целом не жилец. ИМХО
DDR не заработает на штатной частоте.
Дорожки для заданной толщины core слишком тонкие, нет согласования.
Проводники в нижнем слое проходят над рассеченным плэйном, будут дикие кростолки.
Напряжение ядра скверно сформировано. Туда надо фаст транзиент LDO ставить и с бОльшим запасом по току, не скупиться.

Конечно делают, но зачем для этого переплачивать, если можно обойтись зазором 0,15. Хм, наверное у меня калькулятор барахлит, но никак не могу понять как это могло получиться 0,99;0,145 и 0,117 из "округлых" mil`s.
Питание может и на внутреннем, а кондёры то висят на внешнем, а до внутреннего они могут добраться только через 1 ПО, т.к. до следующего По ещё бежать и бежать по узкой тропинке

По остальному даже смотреть не стал, т.к. автор об этом не просил, и даже не удосужился показать схему.

Нельзя там обойтись большими переходными, иначе зазоры ВИА-ПАД под чипом будут 0.1мм, а это хуже изготовить, чем переходные с пояском в 0.125. Не забываем, что шаг падов 0.8мм, а не 1.0мм. Мне более удивительно, что применено 3 типа переходных, причем наибольшее диаметром аж в 0.9мм, у нас завод сверловку ВИА толще чем 0.5 в принципе не делает - нужно больше, ставим 2-3-...-33 штук.
Да и в целом плата "жилец" - память в основном в топе, над земляным плэйном, остальные цепи явно более медленные, так что отражения из-за разрывов в плэйнах не будут фатальными.



А где Вы увидели стэк платы, я не нашел. Но для ширины 0.1(трассы ДДР) нужен препрег тоже порядка 0.1мм, чтобы получить около 60 Ом импеданса, а это может быть проблематичным. Странно другое - один сигнал проведен трассами разной ширины на топе и на боттоме(CSSD1, SDCKE1 - 0.1016/Top, 0.1524/Bottom), а это уже нужен несимметричный стэк для одинакового импеданса. Мы обычно делаем 5мил трассы для ДДРов, на 5 мил препреге, около 60 Ом как-раз получается. Может стоит поправить?
Да, еще, выравнивания данных к памяти совершенно не нужно. Зачем равнять плечи к разным чипам, если ОДНОВРЕМЕННО они НИКОГДА не работают? А если смотреть или на один чип или на другой, то разница весьма небольшая.

А в чем длины выравнивали ?
(такое ощущение что не в PCAD разводили )

Я не предлогал увеличения диаметра ПО, я оворил о увеличении толщины пояска, за счёт уменьшения диаметра отверстия. Просто надо учитывать что производитель не может абсолютно точно попасть, такчто не надо его загонять в угол.

Переходныеотверстия разные заводы делают от 0.2/0.4 до 0.3/0.5. Одни сверлить не умеют, другие, наоборот, топологию не выдерживают. Поэтому я в описании пишу как можете так и делайте в этом диапазоне. Главное, чтобы внутри плэйн протекал между ними с гарантированной перемычкой 75 мкм.

Ну вообще-то, класс точности платы ни как не связан с точностью проверки. Не приветствую, когда при DRC проверке для всех зазоров ставится одна(одинаковая) цифра из таблицы изветсного ГОСТа. Если посмотреть на плату со стороны дюймов, как она и делалась, тогда цифры существенно округляются, вплоть до отсутствия знаков после запятой.

А полигон тут сильно нужен, по-моему сетка справится не хуже. Кондеров сколько влезло столько и поставил. Меньшие брать - руками не запаяют, хоть бы эти получилось запаять.


Ну, что значит дикие, а как вообще двухслойные платы работают? Здесь частота ОЗУ 133 МГц.

С согласованием действительно разбирался, но очень поверхностно. Но откуда вы знаете толщину core, я и сам её не знаю

Да, надо было сделать одинаковыми. Когда выравнивал нижний слой, то этим сегментам "повезло" - они стали шире. Хорошо, что таких цепей только две. К тому же не могу не сказать, что эти сегменты не таки уж "кривые" как вы пишите: (CSSD1, SDCKE1 - 0.1016/Top, 0.1524/Bottom). На самом деле их толщина 4 и 6 mil.

Pcad Signal Integrity говорит, что тогда в этой цепи сигнал глаже. Это делалось для уменьшения отражений сигнала, а не для выравнивания времени прихода.

Анализ целостности сигналов проводился в программе Pcad Signal Integrity. И вот позанимавшись с ней и с ibis моделями групповым сексом схемотехник (Серёга, ты это читал!) сказал, что надо кое-где подравнять плечи и подобавлять резисторы. Всё равнялось в Pcad руками. Если выделить несколько сегментов и спросить их свойства - можно увидеть длинну. Это кажется слишком долго, но это только кажется.

Viewer Pcad
Часть 1:  Viewer.part01.rar ( 878.91 килобайт ) Кол-во скачиваний: 300

Часть 2:  Viewer.part02.rar ( 878.91 килобайт ) Кол-во скачиваний: 258

Часть 3:  Viewer.part03.rar ( 878.91 килобайт ) Кол-во скачиваний: 238

Часть 4:  Viewer.part04.rar ( 323.66 килобайт ) Кол-во скачиваний: 244


Сообщение отредактировал RaaV - Apr 3 2009, 09:10

1 mil = 0.001 inch = 0.0254 mm
0.0254 * 4 = 0.1016
0.0254 * 6 = 0.1524
математику не обманешь...



Моделировать точно не буду, но обычно чем длиннее отвод, тем хуже форма сигнала. Хотя варианты всегда возможны. Но Вы бы лучше взяли нормальный инструмент для моделирования, а то мало ли... Думаю HyperLynx найти не проблема?

Viewer Pcad инсталлировать не надо.

То Uree
Там вы мои цепи называете как 0.1016 и тут же рядом свои как 5 mil. А я говорю, что в милзах и мои цепи выглядят вполне пристойно: 6 и 4 mil.

Сообщение отредактировал RaaV - Apr 3 2009, 11:35

Частота DDR у вас (если вам не сказали ваши заказчики) 266 МГц. Строб данных на фронте и на спаде внешнего клока.
При такой длине проводников как вы сделали их надо было уже выравнивать.
Неужели референс дизайн на iMX вам не дали?
А главное вы не cможете понизить частоту шины к DDR. Такой уж контроллер у Freescale.
Даже могу подкинуть тест для DDR вашим программерам который точно покажет, что ваша плата мертва.

Да и мне так кажется, чем короче цепь тем лучше. Меня так попросили. Моделирование это тёмное дело, есть модели буферов жесткие, есть стандартные. Возьмёшь жесткую модель плохой сигнал, поменяешь на стандартную: говорит теперь хороший. А какую модель надо брать? А где взять HyperLynx? Для меня это проблема, доступа на Ftp у меня нет.