Поищите ошибки в плате. Это процессорная плата контроллера.
Pcad2002. Просмотрщик прилагается.

Где?

Просмотрщик завтра выложу.

во первых что бросилось в глаза: Откуда взялись такие ПО, где отверстие 0,25 мм а диаметр площадки 0,5 мм ( т.е. 0,125 мм на сторону)? По моему предположению должно быть 0,2 мм отверстие и по 0,15 на ободок.
Далее в настройках проекта ( точнее в заданных зазорах), стоят не мыслимые цифры типа: 0,178 0,099 0,102 мм, откуда такие значения ( я имею ввиду точность до 3 знака после запятой)? Вы всё таки должны определиться по какому классу вы должны разводить плату.
продолжим: чем обусловлено то, что у вас на нижнем слое цепи питания и земли БГА разведены в виде сетки, почему нельзя сделать полигоном? А также по моему маловато кондёров ( в том же месте), я имею ввиду по номиналам.

О! Вижу пытаетесь освоить iMX35.

По большинству претензий ниже все нормально.
Переходные с рингом 0.1 мм делают без напряга.
Размеры такими вышли после перевода в метрику. В mil-ах они вполне округлые.
Питание на плате в основном выполнено в рассеченном на сегменты внутреннем плэйне.

Но плата в целом не жилец. ИМХО
DDR не заработает на штатной частоте.
Дорожки для заданной толщины core слишком тонкие, нет согласования.
Проводники в нижнем слое проходят над рассеченным плэйном, будут дикие кростолки.
Напряжение ядра скверно сформировано. Туда надо фаст транзиент LDO ставить и с бОльшим запасом по току, не скупиться.

Конечно делают, но зачем для этого переплачивать, если можно обойтись зазором 0,15. Хм, наверное у меня калькулятор барахлит, но никак не могу понять как это могло получиться 0,99;0,145 и 0,117 из "округлых" mil`s.
Питание может и на внутреннем, а кондёры то висят на внешнем, а до внутреннего они могут добраться только через 1 ПО, т.к. до следующего По ещё бежать и бежать по узкой тропинке

По остальному даже смотреть не стал, т.к. автор об этом не просил, и даже не удосужился показать схему.

Нельзя там обойтись большими переходными, иначе зазоры ВИА-ПАД под чипом будут 0.1мм, а это хуже изготовить, чем переходные с пояском в 0.125. Не забываем, что шаг падов 0.8мм, а не 1.0мм. Мне более удивительно, что применено 3 типа переходных, причем наибольшее диаметром аж в 0.9мм, у нас завод сверловку ВИА толще чем 0.5 в принципе не делает - нужно больше, ставим 2-3-...-33 штук.
Да и в целом плата "жилец" - память в основном в топе, над земляным плэйном, остальные цепи явно более медленные, так что отражения из-за разрывов в плэйнах не будут фатальными.



А где Вы увидели стэк платы, я не нашел. Но для ширины 0.1(трассы ДДР) нужен препрег тоже порядка 0.1мм, чтобы получить около 60 Ом импеданса, а это может быть проблематичным. Странно другое - один сигнал проведен трассами разной ширины на топе и на боттоме(CSSD1, SDCKE1 - 0.1016/Top, 0.1524/Bottom), а это уже нужен несимметричный стэк для одинакового импеданса. Мы обычно делаем 5мил трассы для ДДРов, на 5 мил препреге, около 60 Ом как-раз получается. Может стоит поправить?
Да, еще, выравнивания данных к памяти совершенно не нужно. Зачем равнять плечи к разным чипам, если ОДНОВРЕМЕННО они НИКОГДА не работают? А если смотреть или на один чип или на другой, то разница весьма небольшая.

А в чем длины выравнивали ?
(такое ощущение что не в PCAD разводили )

Я не предлогал увеличения диаметра ПО, я оворил о увеличении толщины пояска, за счёт уменьшения диаметра отверстия. Просто надо учитывать что производитель не может абсолютно точно попасть, такчто не надо его загонять в угол.

Переходныеотверстия разные заводы делают от 0.2/0.4 до 0.3/0.5. Одни сверлить не умеют, другие, наоборот, топологию не выдерживают. Поэтому я в описании пишу как можете так и делайте в этом диапазоне. Главное, чтобы внутри плэйн протекал между ними с гарантированной перемычкой 75 мкм.

Ну вообще-то, класс точности платы ни как не связан с точностью проверки. Не приветствую, когда при DRC проверке для всех зазоров ставится одна(одинаковая) цифра из таблицы изветсного ГОСТа. Если посмотреть на плату со стороны дюймов, как она и делалась, тогда цифры существенно округляются, вплоть до отсутствия знаков после запятой.

А полигон тут сильно нужен, по-моему сетка справится не хуже. Кондеров сколько влезло столько и поставил. Меньшие брать - руками не запаяют, хоть бы эти получилось запаять.


Ну, что значит дикие, а как вообще двухслойные платы работают? Здесь частота ОЗУ 133 МГц.

С согласованием действительно разбирался, но очень поверхностно. Но откуда вы знаете толщину core, я и сам её не знаю

Да, надо было сделать одинаковыми. Когда выравнивал нижний слой, то этим сегментам "повезло" - они стали шире. Хорошо, что таких цепей только две. К тому же не могу не сказать, что эти сегменты не таки уж "кривые" как вы пишите: (CSSD1, SDCKE1 - 0.1016/Top, 0.1524/Bottom). На самом деле их толщина 4 и 6 mil.

Pcad Signal Integrity говорит, что тогда в этой цепи сигнал глаже. Это делалось для уменьшения отражений сигнала, а не для выравнивания времени прихода.

Анализ целостности сигналов проводился в программе Pcad Signal Integrity. И вот позанимавшись с ней и с ibis моделями групповым сексом схемотехник (Серёга, ты это читал!) сказал, что надо кое-где подравнять плечи и подобавлять резисторы. Всё равнялось в Pcad руками. Если выделить несколько сегментов и спросить их свойства - можно увидеть длинну. Это кажется слишком долго, но это только кажется.

Viewer Pcad
Часть 1: Нажмите для просмотра прикрепленного файла
Часть 2: Нажмите для просмотра прикрепленного файла
Часть 3: Нажмите для просмотра прикрепленного файла
Часть 4: Нажмите для просмотра прикрепленного файла

1 mil = 0.001 inch = 0.0254 mm
0.0254 * 4 = 0.1016
0.0254 * 6 = 0.1524
математику не обманешь...



Моделировать точно не буду, но обычно чем длиннее отвод, тем хуже форма сигнала. Хотя варианты всегда возможны. Но Вы бы лучше взяли нормальный инструмент для моделирования, а то мало ли... Думаю HyperLynx найти не проблема?

Viewer Pcad инсталлировать не надо.

То Uree
Там вы мои цепи называете как 0.1016 и тут же рядом свои как 5 mil. А я говорю, что в милзах и мои цепи выглядят вполне пристойно: 6 и 4 mil.

Частота DDR у вас (если вам не сказали ваши заказчики) 266 МГц. Строб данных на фронте и на спаде внешнего клока.
При такой длине проводников как вы сделали их надо было уже выравнивать.
Неужели референс дизайн на iMX вам не дали?
А главное вы не cможете понизить частоту шины к DDR. Такой уж контроллер у Freescale.
Даже могу подкинуть тест для DDR вашим программерам который точно покажет, что ваша плата мертва.

Да и мне так кажется, чем короче цепь тем лучше. Меня так попросили. Моделирование это тёмное дело, есть модели буферов жесткие, есть стандартные. Возьмёшь жесткую модель плохой сигнал, поменяешь на стандартную: говорит теперь хороший. А какую модель надо брать? А где взять HyperLynx? Для меня это проблема, доступа на Ftp у меня нет.

Вот именно, моделирование без стека платы это не моделирование, а занятие "групповым сексом"


И не только вам, буржуи обычно пишут
...as close as possible и ...as short as possible


Вы конструктор ПП, отвечать потом вам.


Темное дело это не моделировать вообще

Почему не поставили согласующие резисторы резистивными матрицами?

А так Uree вам написал основные моменты.

Ну про 266 Мгц я слышал
А как вы расчитываете? Я считаю так: данные стоят минимум 2400 ps, максимальная разница в длинне проводников данных, например, 35 мм, разница во времени прихода 35х6=210 ps. По-моему все сигналы не опоздают.
Насчет мертвости это мы ещё посмотрим.
За любой тестик был бы благодарен.

То avesat
Ну это вообще не о чём, прям як у нашого прэзидента.
В Signal Integrity стек задаётся, без него никакая подобная программа не заработает.
Резистивные матрицы у нас не применяются, и обоснуйте, в чём я выиграю укоротив все цепи на 15 мм?

Эти 2400ps раскладываются на очень приличный бюджет из длинного списка и на разность длин проводников в группе данных остается совсем немного. Надо смотреть на конкретный контроллер памяти и конкретный аппнот на него. Из этих 2400пс не менее 1000 отъест сама память (+-500пс окно всасывания), потом разброс по выходным ножкам контроллера, потом межсимвольная интерференция, кросс-токс, нестабильность питания и референса - там есть куда эти пикосекунды потратить. Не знаю точно как для iMX, а для PowerQUICC требования у FreeScale были просто зверскими - для DDR-333 оставили на невыравненность не более 20пс. Оценочная плата на MPC8347 - 14-слойная, все филигранно выравнено - в пределах 8 групп 64-битной шины.
С другой стороны - смотрел evaluation board на Au1200, там DDR2-533 - вообще ничего не выравнено (хотя тоже - было 8 или 10 слоев) - и на плате тоже, проводники данных идут как хотят, с разных сторон, с разным количеством переходных, да еще и на 4 микросхемы, и - работает нормально. Вероятно, контроллер памяти немного другой, и требования менее жесткие.
Про разрывы в плейнах - на плате есть сплошные ряды переходных - похоже, и по земле и по питанию будут серьезные разрывы, и вполне могут быть потенциальные проблемы.
Еще - кучку согласующих резисторов я бы заменил на резисторные сборки - места сэкономит много, можно будет память и поближе поставить.
С моделированием - разобраться таки очень желательно. Это, конечно, не панацея (например, искажения сигнала из-за разрыва плейна мне на HL 7.5 так и не удалось модельнуть), но проблемы вроде неправильной трассировки линий адреса увидеть получится.

Возможно неправильно понял ваш предыдущий. Стеком как раз отруливается волновое сопротивление дорожек.


Тем, что на 15мм меньше будет несогласованной линии, как это повлияет, увидите на тесте памяти который бесплатно пришлет AlexandrY . При этом я не утверждаю что работать плата вообще не будет, но и не уверен что будет


Он не умеет этого делать, для него плейн это сплошной полигон. ICX Pro у ментора моделит такое.

Пред тем как начинать разрабатывать, создавал топик Как трассировать, находится здесь http://electronix.ru/forum/index.php?showtopic=57245. Там есть рефренсный дизайн на 12 слоях. Сделано в Алегро. Бесплатный просмотрщик на Алегро.

А аппноты фрискейловские курили?

AN2582 (DDR)
AN2910 (DDR2)

Хоть и не конкретно на iMX, но на очень многие вопросы там есть ответы.

Эти аппноты только рекомендации. Если уж курить, то начиная со стандарта. А JEDEC79 говорит нам:
DQS--DQ Skew (for DQS and associated DQ signals) BGA Package tDQSQ +0.5ns (DDR266)

Это уже требование стандарта, которое производители чипов с данным интерфейсом должны соблюдать. Соответсвенно этим требованиям должна быть выполнена трассировка.

"Курение" стандартов само собой разумеется . Но сами по себе, без упомянутых аппнотов, они лично у меня, например, плоховато "прикуривались".
Временной бюджет с учетом упомянутого tDQSQ хорошо разжеван в разделе "Data Group Timing Analysis". Там есть весьма любопытная, на мой взгляд, табличка куда расходится время цикла, и после ознакомления с ней отнюдь не возникает желания усуглублять ситуацию невыравниванием длин, например.

Усугублять конечно ситуацию конечно не стоит. Но в обе стороны - выравнивание длин с точностью +-25 милс просто бессмысленная затея - это примерно 40 пс разницы. Да там колебания толщины препрега/ширины трассы может вызвать большие колебания задержки! У меня на ДДР2 разбросы в 2 с лишним раза больше и ни одного сбоя в работе ОЗУ. И ни в одной плате не делалось таких выравниваний и ни одна плата не отказалась работать сразу. Поэтому они конечно пусть рекомендуют, но стандарт есть стандарт.

~4пс разницы. 150-180пс на дюйм в разных слоях.

В два раза больше - это +-50милс? Ну так это не принципиальная разница. 100милс общей разницы - ну пусть 20пс - терпимо даже по тому же аппноту фрискейла. Выше я привел пример для Au1200 - там разброс по длинам порядка дюйма был, и тоже все работает. Хотя, я думаю, что это в значительной степени от реализации контроллера памяти зависит - у разных вариантов толерантность к DQS-DQ skew при чтении, например, разной может быть - 79-ый стандарт ведь только параметры чипов памяти регламентирует, ЕМНИП. Поэтому, ИМХО, Ваш положительный опыт говорит о том, что применяемые Вами чипы имели хорошие контроллеры памяти . И которым не особо нужно было выравнивание на +-25милс.
P.S. Теоретически времянку контроллера можно расширить и до 900-950пс для DDR2-533, поэтому допустимый дюйм разницы в длине мне не кажется особо фантастическим.

Действительно, 4 пс, обсчитался. И тогда в 2 раза больше тоже обсчитался - в 20 раз, 1.5-1.8см разница в длине бывает. Собственно при нормальном расположении чипов специально ничего и не выравниваем. Насчет качества контроллеров памяти - возможно, просто получается весьма широкий спектр чипов имеет такие хорошие контроллеры, а Фрискейл отличается его плохостью? Довольно странно это... Пока есть опыт запуска на FPGA(Altera и Xilinx) и на процах от Intel, Broadcom и STMicroelectronics. Сигналы во всех случаях отличаются конечно, но в маску вкладываются. Собственно именно поэтому и не тратим время на выравнивания, нет смысла, если конечно не стараться специально попортить трассировку вырисовывая петельки по периметру платы

Я заранее извиняюсь у топикстартера за оффтоп, может модераторам стоит перенести отсюда несколько постов в более подходящую тему?

Если честно, у меня после прочтения стандартов, кучи аппнотов и анализа трассировок вопросов осталось больше чем ответов
Берем "плохой" контроллер Freescale, режим DDR333 - у него tDQSQ - +-750пс. То есть, грубо говоря, при чтении с DDR, на входах контроллера памяти данные могут быть нестабильны, иметь взаимный разброс в пределах этих 750 в обе стороны от фронтов DQS. OK, читаем JEDEC-79, там написано что чипы памяти DDR333 обеспечивают разброс выходных данных относительно DQS 0..450пс (корпус TSSOP). Ну и на все эти кросстолки, невыравнивания, межсимвольную интерференцию, погрешности терминаторов и помехи на Vref остается 750-450 - 300пс. Ну, нормально, как расписано в аппнотах - уложиться реально, хотя и рекомендуют жесткие 25 милс.
Теперь берем Au1200. У него в даташите для DDR333 написаны +-450пс. То есть, разброс данных на чипах памяти уже полностью выбирает бюджет и теоретически работать не должен. И параметры теоретически сильно "похуже" "плохого" Фрискейла. А практически - никаких особых аппнотов AMD не давал и реальная плата сделана с разбросом чуть ли не в дюйм и прекрасно работает даже на DDR2-533.
В итоге, для себя я выбрал "золотую середину" - для простых топологий вроде один чип<->контроллер памяти особо по поводу выравнивания не парится, но и не злоупотреблять - посмотрел я свою плату для MPC - там у меня 100 милсов в DRC для разницы записана, ну, не Ваши "раскрепощенные" 800, но и не "драконовские" Фрискейловкие 25. Дальше, опираясь на Ваш практический опыт, тоже, наверное, буду двигаться в сторону некоторого "раскрепощения" .

Серпантины сделаны неверно.
Слишком сжаты. Между каждым витком серпантина д.б. как минимум зазор равный двум ширинам дорожки.
Уделите этому вопросу должное внимание, как и в принципе расчёту стека платы с ширинами дорожек вместе взятыми. А не то время в корзину уйдёт.
Удачи

Здравствуйте коллеги.
Почитал коментарии и решил вставить и свои "пять копеек".
Не буду выносить вердиктов, типа жилец-нежилец. Хочу только обратить внимание топикстартера на основную проблему проекта - структуру платы.
Реализация проекта выполнена на 4-слойной плате. Сигнальные слои которой, безусловно требующие согласования, расположены на внешних сторонах. Технологическая норма производства - 100/100мкм проводник/зазор.

Давайте рассмотрим недостатки, характерные для такой конструкции.
Первый, достаточно критичный, - стоимость изготовления. При такой норме производства и при таком стеке (предполагается одно ядро толщиной около 1,2мм и два препрега толщиной около 0,1мм) плата автоматически попадает в категорию дорогих в производстве плат.
По классификации многих заводов-производителей - плата с такими нормами из категории "супер", или усложненных требований к производству. Отсюда и цена. Вполне допускаю, что стоимость изготовления такого типа 4-слойных плат соизмерима со стоимостью изготовления 6-слойной платы с технологической нормой проводник/зазор 125/125мкм и более равномерным стеком.
Второй недостаток, не менее важный, - точность изготовления рисунка платы на сигнальных слоях. Как правило, точность изготовления рисунка на подавляющем количестве производств не может быть лучше +/-20-25мкм при использовании субтрактивного метода изготовления по ряду обьективных причин. При использовании полуаддитивного метода точность несколько выше, но и сам метод используется далеко не всеми производителями. Кроме того стоимость применения аддитивного метода, если верить первоисточникам, в 1,5-2 раза выше, чем субтрактивного. Таким образом, при использовании нормы производства 100/100мкм и точности изготовления +/-20-25мкм, погрешность на конечную ширину проводников будет колебатся в пределах 20-25%. Не буду пока приводить значений, как такая погрешность скажется на импедансе платы - но проблемы с согласованием могут возникнуть.
Третий недостаток, уже критичный, - толщина меди на сигнальных слоях. При использовании в качестве сигнальных внешних слоев платы, необходимо учесть, что финишная толщина меди в любом случае, как при использовании субтрактивного метода, так и при использовании аддитивного метода изготовленеия платы, будет иметь значительную толщину. Допустим, что среднепоперечная толщина меди сотавит 40мкм. Таким образом соотношение толщина/ширина проводника ориентировочно равно 1:2,5. При таком сечении проводников и расстоянии между ними равном 100мкм взаимосвязь между соседними проводниками достаточно высока. Отсюда следствие - высокий уровень кросталков между паралельными и не очень проводниками, расположенными в одном слое.
Кроме того, прямым следствием большой толщины меди будет: а) высокий уровень подтравов, что добавит нестабильности импеданса цепей; б) меньшая точность изготовления рисунка, по сравнению с более тонкой медью.
Четвертый недостаток - влияние маски на согласование линий. При расчетах импеданса не надо забывать, что цепи во внешних слоях покрыты маской. Колебания толщины маски, нестабильность проницаемости материала маски - все это привнесет еще пару ом отклонения импеданса цепей в ту или иную сторону от расчетного значения при изготовлении платы.

Как побороть указанные недостатки хотябы частично? Достаточно просто - дизайн платы необходимо выполнять на 6-слойной плате с нормой производства 125/125мкм, сигнальные цепи, требующие согласования, располагать во внутренних слоях, имеющих толщину меди 18мкм и расположенных между двумя опорными слоями. Как уже говорилось выше - стоимости изготовления плат будут вполне соизмеримы.
Какие плюсы можно получить от такой структуры? Рассмотрим в обратном порядке:
1) Маска. Ее нестабильности толщины и качества не имеет никакого влияния на сигнальные цепи, расположенные во внутренних слоях.
2) Толщина меди. При более тонкой меди и большей ширине проводников соотношение толщина/ширина проводника меняется в лучшую сторону - получим приблизительно 1:7. При большем зазоре между проводниками и наличии двух опорных слоев вместо одного, такое отношение значительно ослабит взаимное влияние соседних проводников друг на друга, что при прочих равных условиях снизит уровень кросталков.
3) При меньшей толщине меди меньше величина подтравов. Величина подтравов более стабильна по площади сигнального слоя, меньше зависит от конфигурации и взаимного расположения проводников. Если при толщине меди в 40мкм следует ожитать величины подтравов порядка 30мкм, то при меди 18мкм следует ожидать величины подтравов не более 15мкм.
4) Точность изготовления рисунка. Так как толщина меди тоньше, то и конечная точность выполнения рисунка будет выше. Можно расчитывать на точность в 20мкм, что в относительных единицах даст 16%. Таким образом уменьшается нестабильность импеданса проводников, возникшая вследствии погрешностей изготовления. Для проводников шириной и зазором в 100мкм во внешних слоях точность изготовления составит 25%, что приведет к колебаниям импеданса +/-7-8Ом по сравнению с расчетным. Для проводников же шириной и зазором в 125мкм во внутренних слоях и бОльшей точности изготовления топологии колебание импеданса составит +/-3-4Ома по сравнению с расчетным.
5) Разместив сигнальные цепи во внутренних слоях платы, внешние слои можно более эффективно использовать с точки зрения компоновки. Вполне реально в таком случае разместить чипы памяти ближе к процессору - практически вплотную. В этом случае цепи будут 1,5-2 раза короче, время распространиения меньше, отпадет всякая необходимость в выравнивании. Подключениее цепей к падам будет намного лучше чем наблюдается сейчас. Кроме того, более качественно можно будет обеспечить обвязку компонент по питанию.
6) Дополнительные слои дадут возможность более качественно выполнить подключение процессора по питанию. То что сейчас творится в слое Power иначе чем кошмаром назвать трудно.

Наш изготовитель снижает цену при зазорах более 0,15 мм. Думаю, что большинство других заводов также не делает ступеньки в цене при разнице в зазорах 0,025 мм (0,1...0,125). Эта величина, как вы сами указываете далее, равна допуску на топологию.
+ На четырёхслойке есть доступ ко всем цепям проэкта, что немаловажно не только при внедрении нового железа, но и для сигналки на обкатаном железе.

Итог. Плата полностью работает. Сделано на 4-ёх слоях, рефренсная сделана на 12. Спасибо за большое количество хороших замечаний.

Это хорошо.
А со слойностью классическая ситуация - очень редко встречаются референсы сделанные разумно. Обычно многократная перестраховка, или просто отсутствие ограничений, лишь бы сделать. Так что смотреть есть смысл на схему, а на плату может лучше и не надо?