Здравствуйте!
При использовании вывода bidir в (графическом редакторе!!!) возникает worning "Found logic contention" и на выходе неопределенное состояние, при написании на vhdl такой проблемы нет, если создать блок и вставить его в графический редактор- не работает. В Quartus 5.0 этот же проект работает нормально.

Текст VHDL:

entity bd is
port( Input: in std_logic_vector (3 downto 0);
WR: in std_logic;

Q: inout std_logic_vector (3 downto 0)
);
end bd;



architecture behv of bd is
Begin

Process(Input)
begin

if WR = '1' then
Q <= Input;
else Q <= "ZZZZ";
end if;
End process;
end behv;

В графическом редакторе собираю схему приведенную на сайте altera в качестве примера---- http://www.altera.com/support/examples/ged...mp;WT.oss=bidir ----- и тоже выдает Found logic contention.

Возможно в 7-й версии нужны какие то особые настройки для использования bidir?????

А с чего это он здесь bidir. при таком использовании он только out.
Да и список чувствительности неполный. Process(Input, WR)

Я не привел вторую часть где он вход, но это и не важно, если создать блок и вставить его в графический редактор, то и эта весч не работает.
А список чувствительности при синтезе игнорируется и его полнота не может влиять на проект

Блин.. не знал.... почему то был уверен в обратном.....

Список чувствительности на симуляцию влияет, а вот синтезаторам на него наплевать.



Выложили бы проект, что ли... На Алтеровскую схему никаких левых сообщений 8-ка не выдает.

тоесть 8-ка не выдает Found logic contention? и симуляция проходит нормально??


у меня не работает даже альтеровская, проект тут не причем. при симуляции неопределенное состояние

Качайте сразу 9 версию. Для большей надежности.

завтра на работе попробую 8ю

но что ж такое, это у меня версия паленая что ли