При использовании вывода bidir в (графическом редакторе!!!) возникает worning "Found logic contention" и на выходе неопределенное состояние, при написании на vhdl такой проблемы нет, если создать блок и вставить его в графический редактор- не работает. В Quartus 5.0 этот же проект работает нормально.
Текст VHDL:
entity bd is
port( Input: in std_logic_vector (3 downto 0);
WR: in std_logic;
Q: inout std_logic_vector (3 downto 0)
);
end bd;
architecture behv of bd is
Begin
Process(Input)
begin
if WR = '1' then
Q <= Input;
else Q <= "ZZZZ";
end if;
End process;
end behv;
В графическом редакторе собираю схему приведенную на сайте altera в качестве примера---- http://www.altera.com/support/examples/ged...mp;WT.oss=bidir ----- и тоже выдает Found logic contention.
Возможно в 7-й версии нужны какие то особые настройки для использования bidir?????
