С Virtex'ами не работал, провести корректное сравнение не могу, но составить примерную картину о Virtex-6 было бы очень кстати. Судя по даташитам Virtex-6 хуже Strativ IV (как минимум обратил внимание на то, что первый не поддерживает PCIe V2 x8), но вопрос насколько? Virtex-6 в основном придется использовать для отладки ASIC'а (Design Compiler), как с этим обстоят дела у Virtex?

С чем "с этим"? С дизайн компилером? Как и у альтеры, т.е. никак. Синтезировать прототипы придется чем угодно, но не DC.

С точки зрения отладки ASIC лучше взять Stratix IV, хоть он и вдвое дороже: там примерно на 20% больше логическая емкость (по количеству памяти и LUT), плюс по моему опыту на один и тот же проект Альтеровских LUT уходит на 10% меньше (хотя необязательно что этот опыт у вас повторится).
Но если у вас не стоит остро финансовый вопрос и хочется иметь на самом деле много вентилей (а при прототипировании ASIC вентилей обычно много не бывает) - посмотрите http://www.synplicity.com/products/haps/haps-54.html

я бы смотрел на количество регистров (флип-флопов) - это объективный параметр, а трассировочные ресурсы, упаковка логики и т.п. это все проект-депендент
у старшего V6 ~950К
у старшего SIV ~400К UPD: есть на ~550К - но это все-равно меньше
то есть вдвое больше

ну и памяти 25М у виртекса против 23М у стратикса - то есть практически поровну, причем организация памяти у виртексов лучше - без встроенного процессора М144К девать вобщем некуда, а цифру они увеличивают

но нужно учесть, что V6 наверно в природе пока нету, а если и есть, то проблем с ними больше чем пользы, а SIV уже года два(?) как анонсирован и вроде бы год(?) назад сэмплы можно было уже купить
ну и из бытовой логики - какой смысл Ксайлинсу с задержкой на два года выпускать чип равный конкурентному?

мы всегда остарожничаем - предыдуший АЗИК прототип делали на V5 (UPD: V4), нынешний на SIII - ну его на бег впереди поезда

про всяческие фичи типа PCIe не могу сказать, ну и трудно представляю их смысл для прототипирования АЗИКа

Да, только заканчивается первой обычно логика, а не триггеры. То, что Xilinx сделал по два триггера на LUT - скорее всего обернется былинным фейлом.
Да кстати, в альтеровском ките есть лицензия на квартус, он поэтому дорогой.

докучи, если будет острая нехватка регистров при лишней логике, можно заюзать LUT-Register mode, то у SIV будет 3 регистра / ALM, которые не посчитаны в кол-ве флипфлопов в документации. Но я тоже сильно сомневаюсь, что будет нехватка именно регистров. Согласен с DmitryR, при прототипировании вечно нехватает то логики, то разводочных ресурсов, но не триггеров.

не хватает вобще-то слайсов (или LE (?)) но при прототипировании обычно (лично я) стараюсь не доводить до жопы - то есть unrelated logic чтобы не было (не знаю, есть ли такой термин у альтеры, это типа когда тригер и ЛУТ из разных путей) и чтобы за 90% по слайсам не залазила (тогда и unrelated обычно нет) - тогда с трассировкой проблемы нет

там же еще одна проблема с 90+% - время P&R, с большой альтерой я пока не бодался, а для v4lx200 это может занять сутки легко, что при прототипировании, имхо, не гуд

ну и видимо у меня более короткие пути в логике получаются
то есть по триггерам у меня занято 70-80% при 90% слайсов

ну и у ксайлинса часть (где-то половина) LUT-ов превращаются в сдвиговые регистры/память (RAM) и синтез этим умеет пользоваться - типа 16 триггеров каждый (а в 6 наверно все 64)

ну и по моему опыту утаптывания дизайнов в ПЛИСы разных производителей (это восновном лоу-энд - Циклоны, Спартаны, Латтисы) показатель количества триггеров в ПЛИС лучше всего позволяет сравнить ПЛИСы разных семейств




ксайлинс к своим платам тоже прикладывает ISE (по крайней мере у меня несколько коробок есть)

Ну тут тоже самое... Правда квартус научился мультипроцессорничать в последнее время, но все равно, особенно при максимуме оптимизаций в процессе P&R (ресинтезы, дупликации, репликации) ну очень долго. Хотя инкрементальный P&R еще говорят помогает. Но у меня пока не было таких проектов, чтобы больше часа фитился.


Возможно, у меня в лов повере не редкость комбинаторные делители, а то и квадратнокорневатели Итого при занятости в 70-80% по LUT обычно всего 20-30 по триггерам. Плюс у меня латч на латче и латчем погоняет, ибо area. А латч в последних альтерах, как я понимаю, делается из лута, а не из триггера, хотя не уверен. Правда вот в последнем дизайне пришлось сделать отдельный модуль "регистр периферийного устройства", который в ПЛИС делается триггером, а в асик - латчем с гейтед клок.


Ну в продвинутых всяких стратиксах и арриях тоже память распределенная имеется, причем там не LUT в блок превращается, а аж целый LAB.

Дизайн для таких чипов надо на партиции резать обязательно. Потом, и у Альтеры и у Xilinx софт умеет распараллеливаться, так что QuadCore многое решает. Быстрая память большого объема помогает (чтобы не было свопов). Сутки - это что-то перебор, где-то узкое место у вас в железе, такого не должно быть даже на таких больших чипах.

Действительно. Но мне Stratix IV все равно больше нравится, я его заказал

режем Planahead-ом, он же и мультипотоковостью занимается (хотя, по-моему, кривовато)

время от констрейнов зависит, у нас дофига доменов, во многих очень суровая времянка (прототипируем реал-тайм систему, совсем абстрактные частоты взять нельзя)

работает на серваках - там по 2-4 проца и обычно по 2 ядра (4х ядерные процы, как-то не очень пошли - видимо на шине затыкаются)

----------

я считаю, что основной плюс стратикса - его уже можно купить, а V6, как я понял, пока только обещают

кстати, Stratix IV - там вся линейка доступна или только выборочные девайсы?

Как я понимаю - SGX230 и SGX530. А вообще это лучше Stewart Little расскажет

SE530 еще, но "доступны" - это сильно сказано. На них можно записаться, зарегистрировав проект и получить через несколько месяцев несколько штук. Плата тоже месяцы будет ехать. Но что касается Virtex-6 - нам проект предлагали зарегистрировать, но говорили, что чипы неизвестно когда будут, может вообще только в 2010. То есть доступность Stratix IV повыше, да.

PlanAhead мультипотоковостью не занимается вообще никак. Мультипотоковые только Map и P&R, причем на обоих она включается в опциях Map.

На практике, если компиляция идет сутки - значит есть невыполнимые констрейны (или места чуть-чуть не хватает). Надо сначала расслабить все констрейны до такой степени, чтобы дизайн живо разместился. Потом по одному их зажимать и перекомпилировать. Таким образом, если какой-то констрейн будет невыполнимо зажат вы об этом узнаете малой кровью.

make -j он зовет (или что-то подобное сам делает, точно не помню, давно не брал в руки шашки) - вот и мультипотоковость, наверно в такой теме различия между многозадачностью и многопотоковостью не важны
про опции для одного run-а, я слышал, но не пробовал, просто все это (дизайн флоу) разворачивалось для 9 ISE (или даже 8-го), там ничего такого еще не было




какие констрейны зажаты, известно на этапе писания RTL, разжать их нет возможности - дизайн потеряет смысл
но тем не менее впихивает (удовлетворяет все констрейны) при некоторых усилиях (например назначение регионов в PlanAhead)

в любом случае какие-то усилия тратятся на то, чтобы дизайн развелся - те же регионы в планэхеде весьма трудоемкая задача,
возможно, что можно было достичь лучшего, не было ресурсов (человеко-часов)

я может через пару месяцев наберу опыт по запихиванию похожих проектов в стратикс III SL340 - тогда сравню

Давно хотел узнать про Virtex-5 и Xilinx вообще, зачем нужен PlanAhead, если есть констрейны.

Собираю проект с PCI Express x8 (250 МГц интерфейс) и конвейером из 800 регистров * 20 шагов (200 МГц).
Слайсы заняты на 70%, т.е. запас есть большой. Но частоты на медленной градации максимальны для частей проекта.

Собираю проекты интерфейса и конвейера раздельно - констрейны выполняются. Собираю вместе - у PCI Express не выполняются они же, констрейны.

В чём состоит буржуинская тайна, как обойтись одними констрейнами и занять всю площадь FPGA на максимальной частоте? Или при интеграции большого проекта нужно снижать частоты, скажем, на 10% от максимально достижимых?

Мне это всё очень интересно, т.к. фирма делает ставку на Virtex-6. А от несходимости этих чёртовых констрейнов результат моей работы выглядит несколько блекло.

в старых версиях симплифая (где был еще амплифай) была хорошо (субъективно, для моих проектов) реализована автоматизация плейсера (вплоть до виртекс 2, если ничего не путаю)

а остальные тулы испытывают большие трудности с плэйсментом узлов

для того чтобы упростить задачу у ксайлинса есть такой констрейн AREA_GROUP, который ограничивает возможную область размещения (по моему мнению это гораздо удобнее LOC/RLOC)
собственно PlanAhead и позволяет в удобной форме задать этот констрейн (ну и всякие джавовские окошки для красивости)

иными словами - planahead генерит ucf файл, который можно и руками написать (могу кинуть пример) - почему этого не встроили в базовый ISE - тайна веков

UPD : воспользуйтесь планэхеадом или симплифай+дизайн_план и задайте отдельные области для конвеера и PCI Express - возможно получите улучшение времянки




это только в 11 ISE?
захотел посмотреть - а у меня нигде такого нету