Форум разработчиков электроники ELECTRONIX.ru

zverek

Aug 10 2009, 23:29

С Virtex'ами не работал, провести корректное сравнение не могу, но составить примерную картину о Virtex-6 было бы очень кстати. Судя по даташитам Virtex-6 хуже Strativ IV (как минимум обратил внимание на то, что первый не поддерживает PCIe V2 x8), но вопрос насколько? Virtex-6 в основном придется использовать для отладки ASIC'а (Design Compiler), как с этим обстоят дела у Virtex?

SM

Aug 11 2009, 04:42

Цитата(zverek @ Aug 11 2009, 03:29)

Virtex-6 в основном придется использовать для отладки ASIC'а (Design Compiler), как с этим обстоят дела у Virtex?

С чем "с этим"? С дизайн компилером? Как и у альтеры, т.е. никак. Синтезировать прототипы придется чем угодно, но не DC.

DmitryR

Aug 11 2009, 06:59

С точки зрения отладки ASIC лучше взять Stratix IV, хоть он и вдвое дороже: там примерно на 20% больше логическая емкость (по количеству памяти и LUT), плюс по моему опыту на один и тот же проект Альтеровских LUT уходит на 10% меньше (хотя необязательно что этот опыт у вас повторится).
Но если у вас не стоит остро финансовый вопрос и хочется иметь на самом деле много вентилей (а при прототипировании ASIC вентилей обычно много не бывает) - посмотрите http://www.synplicity.com/products/haps/haps-54.html

yes

Aug 11 2009, 11:33

Цитата(zverek @ Aug 11 2009, 03:29)

С Virtex'ами не работал, провести корректное сравнение не могу, но составить примерную картину о Virtex-6 было бы очень кстати. Судя по даташитам Virtex-6 хуже Strativ IV (как минимум обратил внимание на то, что первый не поддерживает PCIe V2 x8), но вопрос насколько? Virtex-6 в основном придется использовать для отладки ASIC'а (Design Compiler), как с этим обстоят дела у Virtex?

я бы смотрел на количество регистров (флип-флопов) - это объективный параметр, а трассировочные ресурсы, упаковка логики и т.п. это все проект-депендент
у старшего V6 ~950К
у старшего SIV ~400К UPD: есть на ~550К - но это все-равно меньше
то есть вдвое больше

ну и памяти 25М у виртекса против 23М у стратикса - то есть практически поровну, причем организация памяти у виртексов лучше - без встроенного процессора М144К девать вобщем некуда, а цифру они увеличивают

но нужно учесть, что V6 наверно в природе пока нету, а если и есть, то проблем с ними больше чем пользы, а SIV уже года два(?) как анонсирован и вроде бы год(?) назад сэмплы можно было уже купить
ну и из бытовой логики - какой смысл Ксайлинсу с задержкой на два года выпускать чип равный конкурентному?

мы всегда остарожничаем - предыдуший АЗИК прототип делали на V5 (UPD: V4), нынешний на SIII - ну его на

бег впереди поезда

про всяческие фичи типа PCIe не могу сказать, ну и трудно представляю их смысл для прототипирования АЗИКа

DmitryR

Aug 11 2009, 11:41

Да, только заканчивается первой обычно логика, а не триггеры. То, что Xilinx сделал по два триггера на LUT - скорее всего обернется былинным фейлом.
Да кстати, в альтеровском ките есть лицензия на квартус, он поэтому дорогой.

SM

Aug 11 2009, 11:53

докучи, если будет острая нехватка регистров при лишней логике, можно заюзать LUT-Register mode, то у SIV будет 3 регистра / ALM, которые не посчитаны в кол-ве флипфлопов в документации. Но я тоже сильно сомневаюсь, что будет нехватка именно регистров. Согласен с DmitryR, при прототипировании вечно нехватает то логики, то разводочных ресурсов, но не триггеров.

yes

Aug 11 2009, 16:19

Цитата(SM @ Aug 11 2009, 15:53)

докучи, если будет острая нехватка регистров при лишней логике, можно заюзать LUT-Register mode, то у SIV будет 3 регистра / ALM, которые не посчитаны в кол-ве флипфлопов в документации. Но я тоже сильно сомневаюсь, что будет нехватка именно регистров. Согласен с DmitryR, при прототипировании вечно нехватает то логики, то разводочных ресурсов, но не триггеров.

не хватает вобще-то слайсов

(или LE (?)) но при прототипировании обычно (лично я) стараюсь не доводить до жопы - то есть unrelated logic чтобы не было (не знаю, есть ли такой термин у альтеры, это типа когда тригер и ЛУТ из разных путей) и чтобы за 90% по слайсам не залазила (тогда и unrelated обычно нет) - тогда с трассировкой проблемы нет

там же еще одна проблема с 90+% - время P&R, с большой альтерой я пока не бодался, а для v4lx200 это может занять сутки легко, что при прототипировании, имхо, не гуд

ну и видимо у меня более короткие пути в логике получаются
то есть по триггерам у меня занято 70-80% при 90% слайсов

ну и у ксайлинса часть (где-то половина) LUT-ов превращаются в сдвиговые регистры/память (RAM) и синтез этим умеет пользоваться - типа 16 триггеров каждый (а в 6 наверно все 64)

ну и по моему опыту утаптывания дизайнов в ПЛИСы разных производителей (это восновном лоу-энд - Циклоны, Спартаны, Латтисы) показатель количества триггеров в ПЛИС лучше всего позволяет сравнить ПЛИСы разных семейств

Цитата(DmitryR @ Aug 11 2009, 15:41)

Да, только заканчивается первой обычно логика, а не триггеры. То, что Xilinx сделал по два триггера на LUT - скорее всего обернется былинным фейлом.
Да кстати, в альтеровском ките есть лицензия на квартус, он поэтому дорогой.

ксайлинс к своим платам тоже прикладывает ISE (по крайней мере у меня несколько коробок есть)

SM

Aug 11 2009, 16:43