В JobFile не сохраняется относительный путь указания файлов для службы "Generate Files"

AD S09
Странно как-то работает правило Heght.
Стоит All- min:0mm pref: 16mm max 17.5mm
На картинке показано что высота считается от поверхности платы.

STEP модель Конденсатор высотой 16мм, длина вывода 2.5мм, на плате стоит нормально, на цилиндре, а не на выводах.

AD ругается на этот компонент, типа масимальная высота 17.5, а компонент высотой 18.5.

А вы проверьте, step как внедрилась. Похоже ногами на плату. Итого 16+2.5=18.5мм
У нее похоже точка привязки там, где ноги кончаются, а не откуда растут . И при внедрении модель следует "опустить" по Z оси на 2.5 мм

В том то и дело, что точка привязки там где надо. При установке добавляю только SNAP в 0 координат и позиционирую в 2D.

Судя по картинкам правильно. Тут тогда все смотреть надо и STEP (вдруг там что невидимыми чернилами по воздуху на писано)
  и в AD, может там пересчиталось плохо. Но уж больно подозрительно сумма равна искомому.

Подтверждаю баг. У меня тоже самое. Высоту считает не от платы, а от нижнего элемента STEP модели.
У меня высота разъема от платы до верхней точки 13 мм, от конца вывода до верней точки 16,45 мм.
Пока у меня в правилах задана максимальная высота меньше чем 16,45 вылазит нарушение правила. Хотя уже при значениях больше 13 ошибки быть не должно.

Получается что высоту считает не откуда надо. А как на рисунке внизу.

Кроме этого обнаружил у себя еще одну не понятную вещь. У меня 3D компоненты находятся в слоях Mechanical 1 и Mechanical 2. Мне нужно было ограничить высоту для слоя top и bottom разными значениями. Для этого создал правило как на рисунках внизу.

Оказывается это правило вообще никогда не нарушается, щас там для эксперимента задана высота 2 мм. У меня полно компонентов на слое top выше 2 мм. Хотя бы даже все тот же разъем высотой 13 мм.

Так может быть эти правила для TOP или Bottom и нужно создовать, а не для Mechanical. Надо проверить.

Это правило надо создавать только для TOP и BOT, именно там стоят компоненты, а на Mechanical находится графика и проекции моделей... по поводу несоответствия измерения высоты и рисунка в правиле - баг имеется, отписал разработчикам!

да действительно так работает.

Доброго времени суток всем!

Помогите, пожалуйста, решить такую проблему (Altium Designer Winter 2009):
при моделировании платы (mixed sim) возникла ошибка, приведённая на рисунке (на последней строчке). Отключал DEP, крутил-вертел настройки виртуальной памяти, никак не работает. ОС - Windows Vista Ultimate SP1.

Все таки AD Summer 08 остается самой стабильной версией..

Summer09 пока не выяснил почему, но на проекте средней сложности (8+1 листов, иерархическая структура) после компиляции проекта при начале прокладки проводника по P-T возникает задержка в секунд 10. Такая же точно как при команде Update Conponent Links. На командах трассировки из раздела Legacy Tools задержки не возникает.
Если закрыть какой-либо лист схемы из проекта, то задержка пропадает. До следующей компиляции проекта.

Проверил то же самое в S08 - никаких тормозов.

По отображению цепей: там где все нормально было в S08, в S09 уже ничего нет
DirectX везде включен.

Summer08


Summer09

Тоже заметил.

В Preferences/Board Insight Display Font другой поставь (допустим Tahoma), вроде получше стало. Только перезагрузись.

Действительно.
В Summer08 шрифт по умолчанию Arial Narrow, а Summer09 просто Arial.
Поставил Narrow - все отлично!

Караул!!!
Нет директивы для создание собственных классов диффиренциальных пар на схеме. Только Default класс
Их что в ручною разносить? А схема для чего тогда?
Там правки один вносит. А на PCB другой? Кто в лес, кто по дрова?
Ух. Уйду

Вот еще. Это начало.
На картинке показано, что дифпара должна разводиться по отмеченному правилу.
На самом деле работают другие. После долгих разбирательст пришел к мнению, что и должны другие работать. Но зачем вводить в обман. Тут дожен быть красных крестик.
Почему другие должны работать, а не это--- долгая песня. Суть в том что запутаны правила просто цепей и дифференциальных цепей.
А Алтим сам распутать их не может
Вообще в отчетах не хватает, какие цепи на какие правила были подвергнуты проверке.

Продолжаю:
В панели PCBList должно быть все.
А классы дифференциальных цепей отсутствуют.
Где они хранятся и как их достать помимо design/classes

Ох что-то много посыпалось.
Так вначале шло развитие хорошо, а теперь ступор какойто у Altiuma