| |
 DDR+Cyclone3 (EP3C16Q240), подключение DQ/DM пінов |
|
|
|
|
 Sep 23 2009, 20:18
|
Профессионал
Группа: Свой
Сообщений: 1 047
Регистрация: 2-12-06
Из: Kyiv, Ukraine
Пользователь №: 23 046
|
Доброе время суток! с DDR имею дело впервые. вроде разобрался, как подключать, но есть один монент: в данном кирпиче есть 4 DQS группы, в 2х из которых (нижняя и верхняя) присутствуют DM-пины, в двух остальных их нету, но есть по одному (девятому) DQ-пину. память будет 16-битная. но тянуть трассы с 2х противоположных сторон кристалла слишком накладно. можно ли подключать DM-піни DDR-ки к DQ-пинам fpga? в датапите написано Цитата In Cyclone III devices, the DM pins are preassigned in the device pinouts. The
Quartus II Fitter treats the DQ and DM pins in a DQS group equally for placement
purposes. и в другом документе, тоже по cyclone3 Цитата Pin on Memory Device | Pin on Cyclone III Family Device
DQS | DQS
DQ | DQ
DM | DQ
CK, CK# | Any Adjacent User I/O
A | Any User I/O (2)
CS#, RS#, CAS#, WE# | Any User I/O (2) тоесть вроде-бы можно, но написано и это Цитата DQ groups on the left and right sides of EP3C16, EP3C25, and EP3C40 (of the 240-pin PQFP package) do not support DM pin. я так понял, фаза в DM и DQ сдвинута на 90 градусов, тоесть заменить типа можно, но зачем тогда выделять отдельные DM-пины? спасибо!
|
|
|
|
|
|
|
 |
Ответов
(60 - 74)
|
|
Oct 5 2009, 11:03
|
Профессионал
Группа: Свой
Сообщений: 1 047
Регистрация: 2-12-06
Из: Kyiv, Ukraine
Пользователь №: 23 046
|
Цитата(DmitryR @ Oct 5 2009, 07:47)  Обычно все-таки выдерживают сопротивление top и bottom, потому что нет смысла выдерживать сопротивление прямоугольников из меди. Если же вам надо четыре слоя с выдержанным сопротивлением - то необходимо делать даже не шесть, а восемь слоев. В плейнах конечно можно проводник-другой провести аккуратно, но не те сигналы, которые трубуют выдержанного сопротивления. а как выдержать сопротивление bottom, относительно земли? над ним же план питания, и часто порезанный, особенно в случаи fpga, где надо несколько питаний. явно шестислойкой пахнет  еще пробовал присобачить DDR 16bit в quartus-e к ep3c10e144, матерится, что сильно много out/io ног заюзано на 12 ног идущих подряд. попытаюсь еще, уберу DM,.., хочется более элегантный корпус, чем qfp240
|
|
|
|
|
|
|
|
Oct 5 2009, 15:00
|
Профессионал
Группа: Свой
Сообщений: 1 047
Регистрация: 2-12-06
Из: Kyiv, Ukraine
Пользователь №: 23 046
|
Цитата(barabek @ Oct 5 2009, 17:20) К сожалению сам сейчас проверить не могу. Но помню что на меня quartus как-то так тоже ругался. Даже на родном ките от альтеры. Нужно было объеденить io DQ в output enable group. У Вас не тоже самое? мне такое писало Цитата Error: Too many output and bidirectional pins per VCCIO and ground pair in I/O bank 4 when the VREF pin 65 (VREFGROUP_B4_N0) is used on device EP3C10E144C8 -- no more than 5 output/bidirectional pins within 12 consecutive pads are allowed when the voltage reference pins are driving in, but there are potentially 6 pins driving out
Info: Location 64 (pad PAD_89): Pin ddr_a[8] of type output uses SSTL-2 Class I I/O standard
Info: Location 69 (pad PAD_97): Pin ddr_a[7] of type output uses SSTL-2 Class I I/O standard
Info: Location 70 (pad PAD_98): Pin ddr_a[6] of type output uses SSTL-2 Class I I/O standard
Info: Location 71 (pad PAD_99): Pin ddr_a[5] of type output uses SSTL-2 Class I I/O standard
Info: Location 72 (pad PAD_100): Pin ddr_a[4] of type output uses SSTL-2 Class I I/O standard
Info: Following 1 pins have the same output enable group -10: 1 pins require VREF pin and 1 pins could be output
Info: Location 67 (pad PAD_94): Pin ddr_dq[8] of type bi-directional uses SSTL-2 Class I I/O standard
Info: Following 12 location(s) shared the same VCCIO and ground pair, and 6 pin(s) are placed
Info: Location 64 (pad PAD_89): Pin ddr_a[8] of type output uses SSTL-2 Class I I/O standard
Info: Location 65 (pad PAD_90): unused
Info: Location (pad PAD_91): unused
Info: Location (pad PAD_92): unused
Info: Location 66 (pad PAD_93): unused
Info: Location 67 (pad PAD_94): Pin ddr_dq[8] of type bi-directional uses SSTL-2 Class I I/O standard
Info: Location (pad PAD_95): unused
Info: Location 68 (pad PAD_96): unused
Info: Location 69 (pad PAD_97): Pin ddr_a[7] of type output uses SSTL-2 Class I I/O standard
Info: Location 70 (pad PAD_98): Pin ddr_a[6] of type output uses SSTL-2 Class I I/O standard
Info: Location 71 (pad PAD_99): Pin ddr_a[5] of type output uses SSTL-2 Class I I/O standard
Info: Location 72 (pad PAD_100): Pin ddr_a[4] of type output uses SSTL-2 Class I I/O standard
|
|
|
|
|
|
|
|
Oct 5 2009, 16:08
|
Профессионал
Группа: Свой
Сообщений: 1 047
Регистрация: 2-12-06
Из: Kyiv, Ukraine
Пользователь №: 23 046
|
втулил таки. раскидал по 5 out/io пинов на каждую vccio/gnd пару. DM пины туда-же влезли, как не странно, шестыми . но я их активно драйвить не буду - буду кешировать. мож вообще на землю посажу. кому надо - цепляю tcl-файлик для EP3C10E144C8N + ddr 16bit [attachment=36999:bragosc.zip]
Сообщение отредактировал brag - Oct 5 2009, 16:12
|
|
|
|
|
|
|
|
Oct 5 2009, 16:17
|
Знающий
Группа: Свой
Сообщений: 851
Регистрация: 28-08-04
Пользователь №: 559
|
Цитата матерится, что сильно много out/io ног заюзано на 12 ног идущих подряд. Та же беда. У меня на EP3C25Q240C8N кроме памяти еще Compact Flash и ethernet. Никак не могу раскидать. Кстати, а как квартус считает 12 ног? Откуда и докуда? P.S. Может создадим референс дизайн правильной разводки DDR SDRAM на 4-6 слоях? Сам собираюсь рисовать в Expedition PCB (лицензионный).
|
|
|
|
|
|
|
|
Oct 5 2009, 17:36
|
Профессионал
Группа: Свой
Сообщений: 1 047
Регистрация: 2-12-06
Из: Kyiv, Ukraine
Пользователь №: 23 046
|
12 ног хз, нікакой закономерности не вловил, но понял я одно: на одну VCCIO/GND группу влазит не более 5 io или out ног.
но почему-то на 6-ю ногу он матерится не на всех банках... но это все в случаи, если там есть io с опорным напряжением.
compact flash и ether - да, выводов много, но вместить можно, думаю.
я сделаю ref-дизайн, когда отлажу..под qfp144 хочу...правда рисую я w pads.
только он будет в силу моих возможностей - плата по-проще, без всяких bga и micro-via.
|
|
|
|
|
|
|
|
Oct 6 2009, 02:30
|
Вечный ламер
Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453
|
Цитата(brag @ Oct 5 2009, 11:36) 12 ног хз, нікакой закономерности не вловил, но понял я одно: на одну VCCIO/GND группу влазит не более 5 io или out ног. может это поможет 7. Cyclone III Device I/O Feature -> DDR/DDR2 and QDRII Pads Цитата For dedicated DQ and DQS pads on a DDR interface, DQ pads must be on the same side of the I/O
banks as DQS pads. With the DDR and DDR2 memory interfaces, a maximum of five DQ pads are
supported per 12 consecutive pads in column banks or 14 consecutive pads in row banks. No other
I/O can be placed within the same consecutive pads where DQ pads are located, except DDR/DDR2
pins.
--------------------
|
|
|
|
|
|
|
|
Oct 6 2009, 07:36
|
Знающий
Группа: Свой
Сообщений: 851
Регистрация: 28-08-04
Пользователь №: 559
|
Цитата except DDR/DDR2 pins. Ругается на адресные линии. Может дело в этом: [attachment=37012:pins.PNG]
|
|
|
|
|
|
|
|
Oct 6 2009, 09:01
|
Профессионал
Группа: Свой
Сообщений: 1 047
Регистрация: 2-12-06
Из: Kyiv, Ukraine
Пользователь №: 23 046
|
Цитата(COMA @ Oct 6 2009, 10:36) Ругается на адресные линии.
Может дело в этом:
[attachment=37012:pins.PNG] я бы не стал это менять, тк потом могут посыпатся глюки.. если в документации написано, то лучше уж как-то это соблюдать Цитата Токам высокой частоты, для правильного прохождения которых и выдерживают обычно сопротивление нет разницы, земля или питание - они по ВЧ под одним потенциалом. А что он порезан - правильно, надо следить, чтобы на bottom важные сигналы не пересекали границу полигона. Но конечно шесть слоев сделать лучше. спасибо! тогда все становится еще проще... будет такой стекап[attachment=37014:stack.gif] а пустое место на top/bot лучше залить полигонами и прошить (пострадает слой питания из за дырок) или оставить пустыми?
Сообщение отредактировал brag - Oct 6 2009, 08:59
|
|
|
|
|
|
|
|
Oct 6 2009, 11:32
|
Знающий
Группа: Свой
Сообщений: 851
Регистрация: 28-08-04
Пользователь №: 559
|
Цитата я бы не стал это менять, так потом могут посыпаться глюки.. если в документации написано, то лучше уж как-то это соблюдать Я не собираюсь ничего менять. Если ограничивают, значит так надо P.S. Разместил 64 Mbx16 DDR SDARM + Ethernet + Compact Flash + UART + 1 LED + 14 IO для своих целей в EP3C25Q240C8N
|
|
|
|
|
|
|
 |
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|
- он всё могЁт!
