при проектировании платы тактовый сигнал был заведен на нетактовую ножку, можно ли как-либо тактировать PLL в STRATIX III без исправления платы?
желательно, конечно, чтобы при этом еще работал тайминг анализ по этому клоку.

даташита нет под рукой, но каскадировать PLL умели уже 2 ые стратиксы(если судить по даташиту), так что по идее нет проблем подать любой сигнал через CLKCTRL на вход PLL.

в даташите есть картинка, по которой вроде бы "да"
но на практике не выходит,
подскажите волшебные слова

пытался так


Error: Can't place Left/Right or Top/Bottom PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" -- I/O pin adcl1_dco_p (port type INCLK of the PLL) is assigned to a location which is not connected to port type INCLK of any PLL on the device

или

Error: Clock input port inclk[0] of PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block




каскадируются pll по отдельным/специальным проводам

ошибся, пробывал под сыклон 3 тоже не хочет собирать %( хотя по даташиту PLL может брать клок с CLKCTRL, на который можно подать любой сигнал %(

Да уж, циклонам до спартанов в этом плане далеко

в этом то и дело - плату разводили господа, которые тока с ксайлинсом работали и мое требование про "клоки на специальные ноги" восприняли как пожелание
а я просмотрел - на плате этих клоков, как собак...

но абращаю винание - это не циклон - это старший стратикс 3 !

также как и ISE до Qua по качеству использования %)



плату в переразводку, господ оштрафовать за невыполнение требований %)

ЗЫ. Скачаю даташит на стратикс 3, неужели все так глухо...

ЗЗЫ. Так и есть, в даташите раздел 6-9 Clock Network Sources страница pdf документа 155 черным по белому, отдельной строкой



рожайте ёжика, или плату в переразводку %)

тоже самое для сыклонов 3

но следует заметить, что за несколько лет использования ISE со старшими V2, V4 и средними V5
ISE ни разу не валился со внутренней ошибкой, да там были проблемы с графической оболочкой, какие-то глюки, но сами процессы MAP / P&R не падали (по крайней мере, я не помню)

а Qua за месяц ыксплуатации преизрядно окошек с internal error показал

-------------

спасибо за разъяснение PLL

я не говорил что ква без косяков, но с точки зрения юзерфрендли (особенно JTAG отладка) он на голову выше ISE. За последние 3 года что сижу на альтерах я тоже не помню чтобы у меня ква валился %)