при проектировании платы тактовый сигнал был заведен на нетактовую ножку, можно ли как-либо тактировать PLL в STRATIX III без исправления платы?
желательно, конечно, чтобы при этом еще работал тайминг анализ по этому клоку.
Полная версия этой страницы: можно ли для Stratix III подключить неклоковый пин к клоковым ресурсам?
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(yes @ Oct 27 2009, 06:23) 
при проектировании платы тактовый сигнал был заведен на нетактовую ножку, можно ли как-либо тактировать PLL в STRATIX III без исправления платы?
желательно, конечно, чтобы при этом еще работал тайминг анализ по этому клоку.
желательно, конечно, чтобы при этом еще работал тайминг анализ по этому клоку.
даташита нет под рукой, но каскадировать PLL умели уже 2 ые стратиксы(если судить по даташиту), так что по идее нет проблем подать любой сигнал через CLKCTRL на вход PLL.
в даташите есть картинка, по которой вроде бы "да"
но на практике не выходит,
подскажите волшебные слова
пытался так
Error: Can't place Left/Right or Top/Bottom PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" -- I/O pin adcl1_dco_p (port type INCLK of the PLL) is assigned to a location which is not connected to port type INCLK of any PLL on the device
или
Error: Clock input port inclk[0] of PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block
каскадируются pll по отдельным/специальным проводам
но на практике не выходит,
подскажите волшебные слова
пытался так
Код
input wire adcl1_dco_p,
wire clki;
//LCELL bf(.in(adcl1_dco_p), .out(clki));
//clkctrl cc(.inclk(adcl5_dco_p), .outclk(clki));
clkctrl cc(.inclk(clkr), .outclk(clki), .ena(knob_n[1]));
pll pll(clki,clk);
wire clki;
//LCELL bf(.in(adcl1_dco_p), .out(clki));
//clkctrl cc(.inclk(adcl5_dco_p), .outclk(clki));
clkctrl cc(.inclk(clkr), .outclk(clki), .ena(knob_n[1]));
pll pll(clki,clk);
Error: Can't place Left/Right or Top/Bottom PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" -- I/O pin adcl1_dco_p (port type INCLK of the PLL) is assigned to a location which is not connected to port type INCLK of any PLL on the device
или
Error: Clock input port inclk[0] of PLL "pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block
Цитата(des00 @ Oct 27 2009, 15:40)
даташита нет под рукой, но каскадировать PLL умели уже 2 ые стратиксы(если судить по даташиту), так что по идее нет проблем подать любой сигнал через CLKCTRL на вход PLL.
каскадируются pll по отдельным/специальным проводам
Цитата(yes @ Oct 27 2009, 07:03)
в даташите есть картинка, по которой вроде бы "да"
но на практике не выходит,
подскажите волшебные слова
но на практике не выходит,
подскажите волшебные слова
ошибся, пробывал под сыклон 3 тоже не хочет собирать %( хотя по даташиту PLL может брать клок с CLKCTRL, на который можно подать любой сигнал %(
Цитата(des00 @ Oct 27 2009, 16:12)
ошибся, пробывал под сыклон 3 тоже не хочет собирать %( хотя по даташиту PLL может брать клок с CLKCTRL, на который можно подать любой сигнал %(
Да уж, циклонам до спартанов в этом плане далеко
Цитата(dmitry-tomsk @ Oct 27 2009, 16:29)
Да уж, циклонам до спартанов в этом плане далеко
в этом то и дело - плату разводили господа, которые тока с ксайлинсом работали и мое требование про "клоки на специальные ноги" восприняли как пожелание
а я просмотрел - на плате этих клоков, как собак...
но абращаю винание - это не циклон - это старший стратикс 3 !
Цитата(dmitry-tomsk @ Oct 27 2009, 07:29)
Да уж, циклонам до спартанов в этом плане далеко
также как и ISE до Qua по качеству использования %)
Цитата(yes @ Oct 27 2009, 07:39)
в этом то и дело - плату разводили господа, которые тока с ксайлинсом работали и мое требование про "клоки на специальные ноги" восприняли как пожелание
а я просмотрел - на плате этих клоков, как собак...
а я просмотрел - на плате этих клоков, как собак...
плату в переразводку, господ оштрафовать за невыполнение требований %)
ЗЫ. Скачаю даташит на стратикс 3, неужели все так глухо...
ЗЗЫ. Так и есть, в даташите раздел 6-9 Clock Network Sources страница pdf документа 155 черным по белому, отдельной строкой
Цитата
Logic Array Blocks (LABs)
You can also drive each global and regional clock network via LAB-routing to enable internal logic to drive a high fan-out, low-skew signal.
Stratix III device PLLs cannot be driven by internally generated GCLKs or RCLKs. The input clock to the PLL has to come from dedicated clock input pins/PLL-fed GCLKs or RCLKs only.
You can also drive each global and regional clock network via LAB-routing to enable internal logic to drive a high fan-out, low-skew signal.
Stratix III device PLLs cannot be driven by internally generated GCLKs or RCLKs. The input clock to the PLL has to come from dedicated clock input pins/PLL-fed GCLKs or RCLKs only.
рожайте ёжика, или плату в переразводку %)
тоже самое для сыклонов 3
Цитата
You can drive the global clock network through logic array routing to enable internal logic (LEs) to drive a high fan-out, low-skew signal path. Clock control blocks that have inputs driven by internal logic are not able to drive PLL inputs
Цитата(des00 @ Oct 28 2009, 07:07)
также как и ISE до Qua по качеству использования %)
но следует заметить, что за несколько лет использования ISE со старшими V2, V4 и средними V5
ISE ни разу не валился со внутренней ошибкой, да там были проблемы с графической оболочкой, какие-то глюки, но сами процессы MAP / P&R не падали (по крайней мере, я не помню)
а Qua за месяц ыксплуатации преизрядно окошек с internal error показал
-------------
спасибо за разъяснение PLL
Цитата(yes @ Oct 29 2009, 08:53)
ISE ни разу не валился со внутренней ошибкой, да там были проблемы с графической оболочкой, какие-то глюки, но сами процессы MAP / P&R не падали (по крайней мере, я не помню)
а Qua за месяц ыксплуатации преизрядно окошек с internal error показал
а Qua за месяц ыксплуатации преизрядно окошек с internal error показал
я не говорил что ква без косяков, но с точки зрения юзерфрендли (особенно JTAG отладка) он на голову выше ISE. За последние 3 года что сижу на альтерах я тоже не помню чтобы у меня ква валился %)
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.