Типичное применение микропроцессорного ядра - ПЛИС, подключаемая к Ethernet.
На ядре реализуется стек TCP/IP и упаковка телеграмм - то, что на конечном автомате реализовать сильно
заморочливо.
Таких применений - море. Сейчас в SoC на 1 млн. вентилей приходится 1 млн команд встроенного матобеспечения.
Это значит усложняются - запутываются алгоритмы.
Такие алгоритмы лучше, быстрее реализовать на Си, чем на Verilog.
C переносимостью то же самое.
Поговаривают, что как 25 лет назад LUT стала базовой ячейкой ПЛИС, так вскоре процессорное ядро будет базовой ячейкой новых ПЛИС. А дешевые ПЛИС - это часто дорогие ПЛИС, только с предыдущего поколения.

плавали знаем но с програмированием там еще тот геморой, да и где они ? сколько восторженных слов было FPOA например, ну и где они ? так что LUT (скорее всего 8 ми входовой) и DSP блоки (скорее всего DSP алу) еще долго будут базой %)

я не понял.
SoC это подразумевает заказные кристаллы?
ну то есть standart cell ASIC + IP (процессора например)?

это же СОВЕРШЕННО другая ситуация - посмотрите, например, на сайте easic-a фотографию размеров FPGA-шной "плитки" и easic-овской, которая что-то типа стандартного eco-cell-a (а еко-целлы больше и хуже по таймингу чем обычные)

и это соотношение будет всегда, независимо от текущего размера КМОП технологии - абсолютные размеры и потребление будут уменьшаться, но соотношение всегда будет в пользу непрограммируемого элемента
(в предположении, что всякие наны-технологии не рассматриваем, да и там скорее всего будет так же)

причем выигрыш по параметрам у ASIC-а будет значительным (по крайней мере пока соотношение где-то раз в 10)




а какой выигрышь здесь даст интеграция ПЛИС+ЦПУ в один чип (который, скорее всего, больше и дороже чем отдельные камни)
больше и дороже потому, что он менее универсальный производится меньшими партиями и т.п.

Значит здесь вопрос, что лучше, ПЛИС+контроллер Езернет или просто ПЛИС?
Сейчас в ПЛИС контроллер Езернет уже есть. Xilinx выбрала за нас.
Ядро ARM, похоже, будет масочным. И АМВА при нем.
Если приложение - какой-нибудь медленный датчик - то 2 чипа: микроконтроллер+Езернет или просто микроконтроллер с Езернетом - лучшее решение. Тогда и ПЛИС не нужно.
Я всегда ставлю микроконтроллер, если он успевает. Если не успевает - тогда ПЛИС.
А если в ПЛИС есть и микроконтроллер, и Езернет, и оччень многое другое, то никаких проблем.

как говорится: +1

Т1 правда для эмбедерства мрачный проц, и хард-ип будет немалым и всякой обвязки - типа системного софта нужно много
то есть это узкий класс задач

я Т1 пытался поднять в V4 200 - не влезло, ну и сорцы у них очень странные - то ли это продукт какого-то хай левел тула, то ли результат организации работы когда несколько надмозгов рисуют в визио/на бумажке, а потом тыща индусов кодирует это в верилоге

реально удалось его синтезировать?
я вот думаю для стратикса 3 попробовать, вроде должно влезть... но времени блин нету...
но с тех пор Т2 выложили...

в этом есть некоторый смысл - мы сейчас АЗИК с 4х процессорным Sparc V8 (Leon) придумываем, и все-равно плохо - быстродействия не хватает, а из-за кривоватой мультипроцессорности приходится извращаться...

--------------

upd: посмотрел - вроде бы заточили под FPGA
http://fpga.sunsource.net/
видимо я не понял как опции выставлять

Вот здесь подробно разъяснено, в чем дело:
http://www.fpgajournal.com/articles_2009/2..._processors.htm
В двух словах:
-Фирмы будут делать hard cores, а soft cores пусть делают другие.
-Nios и Microblaze как были -так и будут.
-На современном кристалле hard core - это маленький процент транзисторов, если не используется - ну и не надо.
-Будут hard core как для дорогих, так и дешевых кристаллов.
-AMBA может наконец-то сотворит какой-то стандарт по интерфейсам модулей для ПЛИС.

нужно учитывать, что хард коре это еще немерянные затраты на разработку (причем чем хардовей, тем дороже), поэтому оно может быть либо в мильйонных партиях, либо дорогим
у нас, например, стоимость АЗИКа (чипа) выходит в несколько сотен баксов - хотя кремний стоит копейки

а АМБА3, имхо, правильно сделано и подойдет для ПЛИС и для проекта в нескольких ПЛИС, но для того, чтоб оно эффективно работало - корки процессоров (ну и периферии) нужно переделывать (идеологически)

Ну если все равно разрабатывать ФПГА, и делать новую топологию, то наличие или отсутствие там хард-коров это доли процента от стоимости, так как львиная доля это маски, а стоимость масок не зависит от того, что там в них, только от технологии. (не считая, конечно, стоимости лицензий на эти коры) Более того, скорее всего они сами себе MPW делают, изготавливая сразу образцы всех видов нового семейства на одной пластине. И будет там 10 видов или 20 - стоимость не изменится.

позволю себе не согласится - FPGA это регулярная структура - разработал ячейку с локальным интерконнектом и "бэкбон" глобального интерконнекта и готово (тем более в штате фирмы сидят эксперты (я надеюсь ) по проектированию FPGA)

а какие-то функциональные коры - это нужно либо платить сторонним конторам за ИП или же создавать у себя специализированные подразделения (что в условиях мировой экономической жопы требует железных яиц у менеджмента фирмы)

вобщем, посмотрим, что выйдет, но попрошу записать - я сомневаюсь в успехе

А на мой взгляд это околоодинаковые трудозатраты. Даже, как мне кажется, написать формирователь этой регулярной структуры как бы не сложнее было, чем отсинтезировать и отPARить некую айпи готовыми тулами. Лично мне вот оказалось куда сложнее сделать генератор ROM-памяти (свой, для тормозной и ультракомпактной памяти), хотя это регулярная структура, чем отсинтезировать, разместить и развести все остальное, что там ее использует.

Во-во, блок, который конфигурацию загружает, они же сами как-то делают.