Отсюда можно сделать лишь два выводы. В мегавизарде Вы ему специально указали делать память из логики, а не из памяти. Либо пытаетесь делать то, чего не надо - описывать память самостоятельно HDL-конструкциями.

В квартусе есть шаблоны языковых конструкций, а также полные схемы в т.ч. и памяти.
Edit->Insert Template->VHDL->Full Designs->RAMs and ROMs

спасибо. проработал два варианта - через wizard и через edit. Через edit описание памяти вклинивается в исходный файл проекта, но по-прежнему память синтезируется из вентилей.

если делать через wizard, то создаётся отдельный файл с описанием памяти где в generic указано "M4K" тоесть из ячеек памяти делать, так?

но подключить файл не удалось - как это сделать?

во вторых - как с этой памятью работать?
память однопортовая с we и clk.

и зачем мне clk? мне нужна асинхронная память - какую там не нашёл

мне же нужно работать с памятью как с массивом std_logic_vector - и не хотелось бы всякие стробы и клоки примешивать, тоесть нужно чтоб переменные синтезировались из памяти а не из вентилей.
такое возможно?

если нет, то как пользоваться вышеупомянутой однопортовой памятью?

блин да прочитайте даташит на используемую ФПГА в конце то концов, в альтерах асинхронной блочной памяти после флексов небыло, нет и скорее всего не будет !!!

1. Из меню Edit вставляете template "нужная Вам RAM"
(берёте бубен, набедренную повязку и в ритме тумба-умба > п. 2)
2. Настраиваете: главное меню Assignments > пункт Settings > категория Analysis & Syntethesys settings > кнопка More settings > опции (Auto RAM replacement = ON, Auto RAM to logic cell conversion = OFF)
P.S. Это в QII-7.2 так, в других версиях может последовательность и направление вложения опций отличаться, но сути дела не меняет.

Во первых с ацексов, а во вторых будет - в арриях и стратиксах последних вернули в виде распределенки.

чтобы этого не происходило , нужно явно задавать тип памяти через настройки синтезатора (как Вам уже написали выше) либо через атрибуты языка hdl (читайте документацию на используемый синтезатор).

насчет асексов мог ошибаться и я говорил о блочной памяти, а не о распределенной %)

Файл просто добавить в проект, а в тот файл, где используется память. Описание компонента - генерируется визардом, его только включить не забыть. Ну и экземпляр - через memory_inst: memory_name PORT MAP ( .... );


И будет из вентилей, пока хотите асинхронную. Так как, как уже сказали, асинхронного режима у M4K нет.



Так они распределенку сделали в виде блочной - один блок = 1 MLAB = 640 бит = 64x10 | 32x20

я бы не стал так однозначно утверждать. Назвать можно все что угодно и как угодно, вот из даташита на стратикс 4

будет тоже самое если назвать SLICEM у хилых каким нить RAMD и заявить что это блочная память с асинхронным чтением, только маленькая. Хотя на деле будут те же яйца вид сбоку %)

Так одно дело было бы, если бы отдельно взятый ALM можно было бы переключить в режим памяти 64х1 или 32х2, так нет - только блок целиком. И название - MLAB - буква B означает Block. И заметьте, не я это придумал

прекрасно понимаю что вы тут не причем %) ну не сделали альтеровцы адресный генератор на каждый ALM, а сделали общий на LAB. Но самой сути это не меняет, память эта асинхронная по той причине что на LUT е основана, который и является памятью. ИМХО LUT ресурс более распределенный чем блочный, полагаю на этом можно спор о терминах окончить %)

Можно я еще скажу? У этого MLAB всего два входа byte enable, поэтому если вы делаете память 32x20 на MLAB, то byte enable получается на 10 бит. А мне вот надо было довольно много памяти сделать с byte enable по 4 бита - и половина блока пропадает впустую, ее уже как логику тоже не использовать. Короче это безобразие, а не память.

А RMW цикл не получилось использовать ? асинхронное чтение тут как раз рулит

это Xilinx рулит...

а какой глубины нужна память? может на рассыпухе проще будет?

Сообщение отредактировал o_khavin - Nov 8 2009, 12:48