не могу подобрать ПЛИС с наименьшим числом лапок, обладающий следующими характеристиками:

число юзерских пинов не менее 110
корпус qfp144 (на худой конец 208)
градация скорости - не хуже -7
число логических ячеек не менее 4500

остальное не важно.

какие есть?

Навскидку.
Altera Cyclone II EP2C5 208-Pin PQFP
Actel ProASIC3(L) A3P250(L) PQ208

P.S. По градации сторости - скажите лучше, сколько MHz предполагаемая тактовая частота.

Сообщение отредактировал Джеймс - Nov 8 2009, 08:48

Совет - думайте над применением BGA. Второй циклон все-таки уже довольно старое изделие (уже четвертый объявлен), Актел вообще не стоит применять без серьезных на то оснований.

SPARTAN-3E
XC3S250E-5PQG208C

Package - PQ208
LC-5508
I/O - 158

Подробности тут
http://www.xilinx.com/support/documentatio...heets/ds312.pdf

Сейчас с таким работаю... претензий нет, ожидаемой возни с загрузкой из
SPI флеши не произошло. Грузится на частоте ~ 21 MHz. Все работает как часики :-)

Последнее заявление абсолютно несерьезно.

спасибо.

остановился на семействе acex 1k. (понравились из-за того что мегафункции используются когда много std_logic_vector'ов), тем самым число вентилей на синтез схемы снижается

небольшие вопросики.

1) почитав инфо, я так понял что семейство acex 1k может конфигурироваться ByteBlaster'ом или из конфигурационной микросхемы
2) чем прошить конфигурационную микросхему? нужно ли её отрывать от проекта или можно прямо в схеме прошить?
3) epc2 - сколько раз возможно перепрошить?

1) Верно
2) Байт бластером. Прямо в схеме. Схема на стр. 55 (Figure 29). Только там nTRST должен быть на VCCIO.
http://pvr.sourceforge.net/an116.pdf
3) Официально - до 100 раз.

спасибо.

1) на всякий случай спрошу, можно ли на нижеприведенной схеме шить конфигурационную микросхему?

2) файл с каким расширением пойдёт в конфигурационную микросхему - sof /pof ? работа ведется из-под квартуса

3) вопрос по питанию EP1K30 - какой регулятор напряжения взять (только LDO, DCDC не предлагать) - ток, мощность? в SMD варианте

Сообщение отредактировал penauch - Nov 8 2009, 11:30

Вам сюда
http://electronix.ru/forum/index.php?showtopic=1356
и наверное еще и сюда
http://electronix.ru/forum/index.php?showtopic=230

А мне кажется, что и acex1k тоже не стоит использовать без серьёзных на то оснований. Медленноватое, оч. мало LE, дорогое. Имеет смысл только если много 5в сигналов.

Стабилизаторы - да любые. LM1117 вон.

А не могли бы вы объяснить что вы имели ввиду ?

мастерклок 50 мгц. больше не надо. 6.5 нс (градация -3) устроит







создаем к примеру массив из 512 элементов std_logic_vector(0 to 15)

в Cyclone-2 он отжирает кучу вентилей, поэтому в простые не лезет. = 5200 LE

в асех 1к - оно делается в RAM + 700 LE

хотелось в MAX3000A или 7000A затолкать (подходят QFP144, но ихних LE не хватает. fitter так и пишет - не могу расфитить 5000 LE)

2 penauch - так это.. нужно подход менять а не камень хотя вам видней

Согласен...
+ Не рекоммендуется для новых проектов
http://www.altera.com/products/devices/mature/mat-index.html

К тому-же Вам надо не ниже EP1K100, и стоит он уже совсем не адекватно
по сравнению, например с Xilinx XC3S250E... (разница - примерно 2-х кратная)

Т.е. Вы создаете блок памяти 512 * 16 и он собака располагается в логике а не в массивах блочной памяти?
Тогда достаточно на этапе проекта сгенерировать визардом блок памяти требуемого размера и в свойствах указать использование встроеного RAM M4k, после чего подключить сгенеренный файл в свой проект. В итоге весь ваш массив влезет в встроенную память и логика останется свободной.
Нет смысла использовать старый хлам типа асекса, лучше после определения требуемого объема логики выбрать самый дешевый вариант из циклонов[4...0].