нужно сформировать из исходного сигнала - сигнал с некой задержкой 10 - 30 нс

ПЛИС Cyclone-II с градацией -8

Можно ли синтезировать задержки таким способом:



или синтезатор оптимизирует и обрежет?

как правильнее? (PLL и внешнююсинхронизацию не предлагать)

По синтаксису языка это всего лишь комментарий. Задержки в VHDL описываются другим способом и работают только при симуляции. Есть вариант собрать из ячеек в явном виде, но никто не гарантирует параметров.

a<=b after 20ns; -не годится так как это немного другое...

а как можно собрать из ячеек в явном виде ? (vhdl)

Для таких больших задержек я знаю лишь одно решение - сдвиговый регистр тактируемый подходящей частотой.

а как на нескольких вентилях сделать? и сколько наносекунд на каждый вентиль? ПЛИС указал в первом сообщении.

например c<= a and b; - сколько задержка?

и неужели нельзя несколько последовательно вентилей поставить? как это сделать?

квартус всё упрощает - выкидывая вентили

И правильно делает. Дизайн схемы должен быть синхронный, и все "линии заержки" - это от лукавого.

Сообщение отредактировал Dima_G - Nov 30 2009, 03:41

атрибут syn_keep описан в quartus hand book

задержка на LE определяется с трудом, так как зависит от:
- speed grade
- температуры
- напряжения питания
- разводки

скажите, а с какой точностью нужна задержка?

точность +/-5нс.

есть стробы записи !WE, нужно получить ещё один с запаздыванием, чтобы адрес обновить.

вмешиваюсь в работу SRAM по записи - адрес выставляет плис, а данные с управлением - от процессора.

и это д.б. на 50 МГц

нцатый раз советую, сделайте синхронный дизайн !!!

вы хотите сказать что ПЛИС на задержкой 8нс справится с клоком 133 МГц ?

а вот мне хочется асинхронный - и буду его долбить!

сформировал простейший пример:



вот что кажет симулятор и РТЛ:

в целом доволен, можно определить задержку и каскадировать буферы, если надо.

устройство проектируется для работы в "тепличных условиях" 20градусов +/-10

Дело Ваше. Но рекомендую заранее купить шаманский бубен - при дальнейшем усложнении проекта будут вылезать такие чудесные грабли, что без шаманства не обойтись.

Видел тоску в глазах разработчика, описавшего HDLC в схемном вводе и асинхронном дизайне (точнее, он предпологал, что клок, проходящий через несколько блоков комбинационной логики остается синхронным клоком )
Сий HDLC контроллер загадочнейшим образом глючил-с. Попытка вывести тестовые сигналы на определенные пины ФПГА (те тупо - wire с какой-то точки) творила чудеса - глюки частично пропадали. Пропадали настолько, что их было тяжело поймать, но при долгой работе - вылезали.
Кое-как через пару месяцев мучений сделали более или менее рабочую сборку и зафиксировали ее как read-only
Сейчас, на предложение "чуть-чуть кое-что изменить" разработчик издает нечеловеческий рев и накрывает грудью проект.

Вы идете к тому же

Сделать асинхронный дизайн гарантирующий правильную работу во всем диапазоне условий трудно.
Оно заработает у вас на столе, но может глючить при на первый взгляд незаметных изменениях условий.
Инструменты заточены именно под синхронные схемы.

Не понимаю, почему такая тема возникает при работе с микросхемой с 2 и более PLL на борту.

Я бы сделал второй клок.

PS: к счастью, большинство работодателей будет интересовать только ваш диплом

можете оставаться при своих "синхронных" мнениях, но существуют теже чипы видеоконтроллеров с АСИНХРОННЫМ интерфейсом, которые могут манипулировать с адресом своей SRAM ПОСЛЕ каждой записи по асинхронной шине.
и вовсе без синхронности и на частотах до 100 мгц включительно.

теже видеоконтроллеры от Epson.

неужели ПЛИС такие убогие, что это не реализуемо на асинхронке? А?

Реализуемо, но не на таком уровне, как Ваши вопросы. Нужно четко понимать структуру конкретной ПЛИС, и оперировать на уровне логических ячеек и путей разводки. А не на уровне языковых конструкций.

Не путайте FPGA и ASIC!