Цитата(%-) @ Nov 30 2009, 08:06)

а вот мне хочется асинхронный - и буду его долбить!
. . .
в целом доволен, можно определить задержку и каскадировать буферы, если надо.
Дело Ваше. Но рекомендую заранее купить шаманский бубен - при дальнейшем усложнении проекта будут вылезать такие чудесные грабли, что без шаманства не обойтись.
Видел тоску в глазах разработчика, описавшего HDLC в схемном вводе и асинхронном дизайне (точнее, он предпологал, что клок, проходящий через несколько блоков комбинационной логики остается синхронным клоком

)
Сий HDLC контроллер загадочнейшим образом глючил-с. Попытка вывести тестовые сигналы на определенные пины ФПГА (те тупо - wire с какой-то точки) творила чудеса - глюки частично пропадали. Пропадали настолько, что их было тяжело поймать, но при долгой работе - вылезали.
Кое-как через пару месяцев мучений сделали более или менее рабочую сборку и зафиксировали ее как read-only

Сейчас, на предложение "чуть-чуть кое-что изменить" разработчик издает нечеловеческий рев и накрывает грудью проект.
Вы идете к тому же