реклама на сайте
подробности

 
 
3 страниц V  < 1 2 3  
Reply to this topicStart new topic
> VHDL синтезирование задержек
SM
сообщение Nov 30 2009, 08:16
Сообщение #31


Гуру
******

Группа: Свой
Сообщений: 7 946
Регистрация: 25-02-05
Из: Moscow, Russia
Пользователь №: 2 881



Цитата(des00 @ Nov 30 2009, 10:55) *
нужно будет учитывать задержку клока до триггеров в IO буфере.

А для этого в каждом IO-буфере есть спец-элемент задержки. Так что не вижу никаких проблем. Как раз ZeroDelay тут скорее всего лишний, так как потенциально возникнет некий гемор с тем, что задержка в IO буфере будет больше, чем в клокодреве.
Go to the top of the page
 
+Quote Post
des00
сообщение Nov 30 2009, 09:56
Сообщение #32


Вечный ламер
******

Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453



Цитата(SM @ Nov 30 2009, 02:16) *
А для этого в каждом IO-буфере есть спец-элемент задержки. Так что не вижу никаких проблем. Как раз ZeroDelay тут скорее всего лишний, так как потенциально возникнет некий гемор с тем, что задержка в IO буфере будет больше, чем в клокодреве.


альтера рекомендует именно этот режим PLL для выравнивания клоков и данных в source synchronus интерфейсах. Делал именно так на хилых, правда для техасовского EMIFа на 133МГц интерфейс работал нормально.


--------------------
Go to the top of the page
 
+Quote Post

3 страниц V  < 1 2 3
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 15th July 2025 - 10:11
Рейтинг@Mail.ru


Страница сгенерированна за 0.01363 секунд с 7
ELECTRONIX ©2004-2016