Я смотрю, что тема с переводом документации умерла сама собой.
Последние страницы здесь явно не по теме.

Создал собственный ресурс со своими переводами Altera и Quartus II.
Буду его пополнять, т.к. накопилось.

www.naliwator.narod.ru

И не стреляйте в пианиста....

Естественно, так как переводчики не будут успевать за новыми продуктами. И в итоге, перевод будет на продукты 5-10 летней давности. Оно Вам надо?
Мне кажется, было бы полезнее, если бы гуру сделали некий "самоучитель" по ФПГА. Именно, чтоб дать стартовый толчок интересующимся людям. Объяснить типовые ошибки (такие как метастабильность, асинхронщина), показать хорощий стиль проектирования (тестбенчи, констрейны).
В общем, дать небольшой импульс и в правильном направлении.

des00 сделал внушительную часть работы - описал констрейны. Может кто-нибудь возьмется за другую часть работы

Для свободно понимающих английский - конечно не нужно.
Но уверяю вас, даже курс молодого бойца устареет через 5-10 лет.

Хоровец-Хилл устарел? Это классика, а классика - не устаревает. Я предлагал описать "хорошие манеры проектирования " на ФПГА с примерами. Не думаю, что это быстро потеряет актальность.
А английский нужно учить - как минимум на уровне "читать доки со словарем". Иначе все Ваши знания о современной электронике будут "вчерашним днем".

Прежде чем затевать полемику - читаем заголовок ветви.

Обновил содержание своего ресурса http://naliwator.narod.ru/
Теперь на нём содержатся следующие переводы:
"Временной анализатор Quartus II TimeQuest"
"Инкрементная компиляция в Quartus II для иерархических и командных проектов"
"Вводный курс Quartus II для пользователей Verilog"

Не стреляйте в пианиста ...

Хорошее дело делаете. Только вот жаль что скачивать нужно по-раздельно, а не одним файлом

P.S. Хотя вспомнил об уникальной функции DownloadMaster - качать все скопом что есть на странице . Но читать тоже будет тяжело раздельно

Спасибо. Это, на мой взгляд, весьма полезное дело. Может переводы быстро устаревают в мелочах и вообще лучше читать оригинал, но текст на русском позволяет гораздо быстрее начать/освоить!

Спасибо. Успехов тебе.

Обновил содержание своего ресурса http://naliwator.narod.ru/
Теперь на нём содержатся следующие переводы:

"Лучшие примеры для временного анализатора Quartus II TimeQuest"
"Временной анализатор Quartus II TimeQuest"
"Инкрементная компиляция в Quartus II для иерархических и командных проектов"
"Вводный курс Quartus II для пользователей Verilog"

Обновил содержание своего ресурса http://naliwator.narod.ru/
Теперь на нём содержатся следующие переводы:

"Тактовые сети и PLL в чипах Cyclone III"
"Лучшие примеры для временного анализатора Quartus II TimeQuest"
"Временной анализатор Quartus II TimeQuest"
"Инкрементная компиляция в Quartus II для иерархических и командных проектов"
"Вводный курс Quartus II для пользователей Verilog"

Обновил содержание своего ресурса http://naliwator.narod.ru/

"Экосистема отладки в чипе" - обзор средств верификации в Quartus II

Здравствуйте, подскажите какова причина данной ощибки?

Updated modelsim.ini.
#
# vcom -93 -work work {tp.vho}
# Model Technology ModelSim ALTERA vcom 6.5b Compiler 2009.10 Oct 1 2009
# -- Loading package standard
# -- Loading package std_logic_1164
# -- Loading package vital_timing
# -- Loading package vital_primitives
# -- Loading package cycloneiii_atom_pack
# -- Loading package cycloneiii_components
# -- Compiling entity tp
# -- Compiling architecture structure of tp
#
# vlog -vlog01compat -work work +incdir+D:/ALTERA/testproj/simulation/modelsim {D:/ALTERA/testproj/simulation/modelsim/tp_tb.v}
# Model Technology ModelSim ALTERA vlog 6.5b Compiler 2009.10 Oct 1 2009
# -- Compiling module RS
#
# Top level modules:
# RS
#
# vsim -t 1ps +transport_int_delays +transport_path_delays -sdftyp /tp=tp_vhd.sdo -L altera -L cycloneiii -L gate_work -L work -voptargs="+acc" tp_tb
# vsim +transport_int_delays +transport_path_delays -L altera -L cycloneiii -L gate_work -L work -voptargs=\"+acc\" -sdftyp /tp=tp_vhd.sdo -t 1ps tp_tb
# ** Error: (vsim-3170) Could not find 'D:\ALTERA\testproj\simulation\modelsim\gate_work.tp_tb'.
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./tp_run_msim_gate_vhdl.do PAUSED at line 12

Подозреваю, что неправильно заданы имена в настройке test bench:
Проект в Quartus'е назван tp.
test bench name: tp.
top level module in test bench: tp_tb.
design instance name in test bench: tp.
Файл tp_tb.v:

//`timescale 1 ns / 1 ps

module RS;
reg lk;

wire [7:0] Out_byte;
initial
begin
lk=0;
forever lk=~lk;
end
tp DUT
(
.clk(lk),
.Out_byte(Out_byte) // output byte

);


endmodule

подозреваю, что ошибка в строчке
tp DUT
попробуйте заменить на tp uut
- unit under test сокращенно
и создайте новую тему, а не засоряйте существующую