Какой speed grade выбирать для Gigabit Ethernet на EP3C25 если -7 хватает можно поставить E144 корпус, или лучше -6 чтобы меньше пляски было с временами ?
кто какие юзает ? или и С8 хватит ?

Кроме МАС в внутрях особо ничего не будет, даже IP подыматься не будет все будет работать на МАС уровне.

Если Вы будете использовать GMII (а по другому у Вас не получится), то частота шины - 125МГц. Логика MAC не сложная. Я бы поставил даже C8.

C8 - работать будет без проблем, но иногда придется немного думать, чтобы уложиться по времянкам (ну, смотря какая функциональность).

Если хотите не напрягаться по поводу времянок вовсе - ставьте C7

Думаю, зависит от языка и компилятора с него. Для VHDL или Verilog в Quartus-8 может не хватить и градации C7. Если пишете на AHDL, то C8 хватает заглаза. Проверено. Единственный нюанс существует при распределении пинов для RGMII- эти пины должны иметь функцию ddio.

Для Verilog.

Зря Вы так не любите синтезатор Quartus'а. Он не настолько плохой 

Вы опять начинаете вносить смуту в головах начинающих? Вам напомнить как вы по быстрому свалили из темы, в которой сравнивался ваш crc32 модуль на AHDL и мой на Verilog и результаты сравнения? %)

Задавший вопрос MALLOY2 отнюдь не начинающий.
"Свалил" я из-за принципиальной невозможности производить REMOTE сравнение вариантов. Именно поэтому тема и свалилась во флейм, который пресек модератор. А недавно я получил еще одно подтверждение того, насколько опасно использовать готовые проекты, написанные на языках высокого уровня. Понадобилось мне реализовать в Cyclon-III преобразование 8/10b и обратно. Скачал с opencores.org готовый модуль на VHDL. Протестировал в Quratus и снова ужаснулся результатам быстродействия. В точности как и тогда, при тестировании готового CRC32 на VHDL. Увы, снова пришлось разбираться в логике и переписывать на AHDL. И только тогда было получена макс частота примерно 150 MHz на самой низкой градации С8. А в готовом модуле VHDL - не более 30.

Вы путаете острое с мокрым: к изменению параметров дизайна привело не то, что вы переписали его на AHDL, а то что вы, переделывая, изменили логику. Если вы возьмете логику, описанную вами на AHDL и переведете ее хоть на VHDL, хоть на Verilog, хоть в схематике нарисуете - результат будет в точности одинаковый.

Именно.


Aprox:

Хотите я Вам этот модуль на AHDL напишу так, что он даже на 30 Мгц не заработает? 

Хочу, чтобы Вы написали на VHDL, чтобы работало на 150 MHz.
Загляните в тему про счетчик на примитивах. Там des00 доказывал, что есть разница между AHDL и Verilog.

Aprox:
Кстати, почему Вы решили, что максимальная частота модуля была 30 МГц?


Ну, у меня TimeQuest говорит, что исходный модуль с Opencores (тот, который на VHDL) имеет частоту 148,18 МГц.

Может Вас устроит? 





Да кто же спорит что разница есть?
Это же разные языки, синтезаторы разные.
Между Verilog и VHDL тоже разница есть (может стоит на Verilog переписать и будет 200 МГц? ).  


Только разговор не об этом, а о том, что VHDL - 30 МГц, а AHDL - 150 МГц (заметьте, при прочих равных, судя по разговору).
А вот это, уже, мягко говоря, неправда

И вот опять, непонятно кто, непонятно как, непонятно для чего сделал модуль на том языке который знает, а всю вину вы перекладываете не на автора, а на язык. Но я повторяюсь.


немножко не так, я старался показать что разницы между AHDL/Verilog нет, а то, что мы принимаем за разницу, зависит от прокладки между сиденьем и клавой и от того как использовать конкретный синтезатор %)

2 des333 & des00
Согласен, что многое зависит от головы.
Но и от инструмента тоже.
Проводя аналогию с программированием - Verilog это как C, а AHDL - как ассемблер. Никто же не спорит, что на ассемблере можно написать более быструю программу, из-за того, что C компилятор вставляет иногда что-то лишнее. Только муторно. Хотя кто-нибудь и на ассемблере может написать хуже, чем C компилятор.
А круче всего - на C с ассемблерными вставками. Как на SystemVerilog с примитивами

Симулятором Quartus-a. Задавал поток символов на вход- смотрел, что на выходе. Начиная с 30 MHz на входе, симулятор стал давать на выходе undefined и сигнализировать о нарушении setup/hold временах. Кроме того, дикая разбежка по фронтам на выходе.
Мы не о разном говорим? Это тот модуль, который ведет обработку на обеих фронтах clk? Что же мог в таком случае оценить TimeQuest?
И тем не менее имеем факт прогона на симуляторе. Правда, следует признаться, не совсем "равные прочие". Когда я переписывал на AHDL, то отказался от работы по обеим фронтам clk и "развязал" длинные логические цепи дополнительными регистрами.

Там два модуля, кодер и декодер.


Декодер работает только по одному фронту и дает 148 МГц. 
Кодер не смотрел.



UPD:

Да, в кодере используются оба фронта.

А TimeQuest нормально анализирует пути, даже когда имеется переход с posedge на negedge.