Какой speed grade выбирать для Gigabit Ethernet на EP3C25 если -7 хватает можно поставить E144 корпус, или лучше -6 чтобы меньше пляски было с временами ?
кто какие юзает ? или и С8 хватит ?

Кроме МАС в внутрях особо ничего не будет, даже IP подыматься не будет все будет работать на МАС уровне.

Если Вы будете использовать GMII (а по другому у Вас не получится), то частота шины - 125МГц. Логика MAC не сложная. Я бы поставил даже C8.

C8 - работать будет без проблем, но иногда придется немного думать, чтобы уложиться по времянкам (ну, смотря какая функциональность).

Если хотите не напрягаться по поводу времянок вовсе - ставьте C7

Думаю, зависит от языка и компилятора с него. Для VHDL или Verilog в Quartus-8 может не хватить и градации C7. Если пишете на AHDL, то C8 хватает заглаза. Проверено. Единственный нюанс существует при распределении пинов для RGMII- эти пины должны иметь функцию ddio.

Для Verilog.

Зря Вы так не любите синтезатор Quartus'а. Он не настолько плохой 

Вы опять начинаете вносить смуту в головах начинающих? Вам напомнить как вы по быстрому свалили из темы, в которой сравнивался ваш crc32 модуль на AHDL и мой на Verilog и результаты сравнения? %)

Задавший вопрос MALLOY2 отнюдь не начинающий.
"Свалил" я из-за принципиальной невозможности производить REMOTE сравнение вариантов. Именно поэтому тема и свалилась во флейм, который пресек модератор. А недавно я получил еще одно подтверждение того, насколько опасно использовать готовые проекты, написанные на языках высокого уровня. Понадобилось мне реализовать в Cyclon-III преобразование 8/10b и обратно. Скачал с opencores.org готовый модуль на VHDL. Протестировал в Quratus и снова ужаснулся результатам быстродействия. В точности как и тогда, при тестировании готового CRC32 на VHDL. Увы, снова пришлось разбираться в логике и переписывать на AHDL. И только тогда было получена макс частота примерно 150 MHz на самой низкой градации С8. А в готовом модуле VHDL - не более 30.

Вы путаете острое с мокрым: к изменению параметров дизайна привело не то, что вы переписали его на AHDL, а то что вы, переделывая, изменили логику. Если вы возьмете логику, описанную вами на AHDL и переведете ее хоть на VHDL, хоть на Verilog, хоть в схематике нарисуете - результат будет в точности одинаковый.

Именно.


Aprox:

Хотите я Вам этот модуль на AHDL напишу так, что он даже на 30 Мгц не заработает? 

Хочу, чтобы Вы написали на VHDL, чтобы работало на 150 MHz.
Загляните в тему про счетчик на примитивах. Там des00 доказывал, что есть разница между AHDL и Verilog.

Aprox:
Кстати, почему Вы решили, что максимальная частота модуля была 30 МГц?


Ну, у меня TimeQuest говорит, что исходный модуль с Opencores (тот, который на VHDL) имеет частоту 148,18 МГц.

Может Вас устроит? 





Да кто же спорит что разница есть?
Это же разные языки, синтезаторы разные.
Между Verilog и VHDL тоже разница есть (может стоит на Verilog переписать и будет 200 МГц? ).  


Только разговор не об этом, а о том, что VHDL - 30 МГц, а AHDL - 150 МГц (заметьте, при прочих равных, судя по разговору).
А вот это, уже, мягко говоря, неправда

И вот опять, непонятно кто, непонятно как, непонятно для чего сделал модуль на том языке который знает, а всю вину вы перекладываете не на автора, а на язык. Но я повторяюсь.


немножко не так, я старался показать что разницы между AHDL/Verilog нет, а то, что мы принимаем за разницу, зависит от прокладки между сиденьем и клавой и от того как использовать конкретный синтезатор %)

2 des333 & des00
Согласен, что многое зависит от головы.
Но и от инструмента тоже.
Проводя аналогию с программированием - Verilog это как C, а AHDL - как ассемблер. Никто же не спорит, что на ассемблере можно написать более быструю программу, из-за того, что C компилятор вставляет иногда что-то лишнее. Только муторно. Хотя кто-нибудь и на ассемблере может написать хуже, чем C компилятор.
А круче всего - на C с ассемблерными вставками. Как на SystemVerilog с примитивами

Симулятором Quartus-a. Задавал поток символов на вход- смотрел, что на выходе. Начиная с 30 MHz на входе, симулятор стал давать на выходе undefined и сигнализировать о нарушении setup/hold временах. Кроме того, дикая разбежка по фронтам на выходе.
Мы не о разном говорим? Это тот модуль, который ведет обработку на обеих фронтах clk? Что же мог в таком случае оценить TimeQuest?
И тем не менее имеем факт прогона на симуляторе. Правда, следует признаться, не совсем "равные прочие". Когда я переписывал на AHDL, то отказался от работы по обеим фронтам clk и "развязал" длинные логические цепи дополнительными регистрами.

Там два модуля, кодер и декодер.


Декодер работает только по одному фронту и дает 148 МГц. 
Кодер не смотрел.



UPD:

Да, в кодере используются оба фронта.

А TimeQuest нормально анализирует пути, даже когда имеется переход с posedge на negedge.

Я виню не язык программирования, а указываю на опасность его использования в отрыве от особенностей архитектуры FPGA. Когда пишешь на AHDL, то твердо знаешь- в синтезе будут по максимуму использованы фичи Altera. При VHDL или Verilog, как показывает мой печальный опыт применения готовых модулей из opencores, - такой уверенности нет.
Если писать на Verilog в стиле AHDL, по максимуму используя готовые примитивы Altera, то разницы действительно можно и не обнаружить. Но если озаботиться не практикой, а академическими проблемами переносимости и моделирования, как в opencores, то вы правы- все зависит от "прокладки".

Это абсолютное заблуждение. AHDL - просто язык описания аппаратуры, и ничего в нем конкретно заточенного под "Альтеровские фичи" нету. Потому что, например, в Stratix "фичи" одни, а в MAXII - несколько иные. И приложив совсем немного усилий можно написать на AHDL код, который ни на одну Альтеровскую архитектуру не ляжет вообще.

AHDL - Altera Hardware Description Language

AHDL сегодня - это деньги на ветер.

Я именно про это и говорю- при синтезе с фирменного языка от Altera (AHDL) учитывается, для какого кристалла написано и какие архитектурные фичи данной серии FPGA будут использованы. Это вряд ли.

угу, учитываются, в виде тех мегафункций, которые вы используете. описывая dff вы по сути вставляете dffeas, желая иметь счетчик вставляете lpm_counter и т.д. и т.п. А вот описывая КА или логику, тут уже нет никакой кристалло зависимости.

ЗЫ. И называется это не стиль AHDL, а описание на структурном уровне с использованием готовых блоков. А по уровню понимания квартусом Verilog/VHDL у него есть один единственный серьезный косяк, который на этом форуме обсосали со всех сторон, он не умеет использовать сигнал sload для сыклонов/асексов, когда LUT в этом LE занят какой либо логикой.

Есть. По крайней мере, когда пишешь сложение двух групп сигналов, то твердо уверен- синтезатор будет использовать lpm_addsub. А она, в свою очередь, учтет тип кристалла и возможности использования carry_chain или soft_expanders. Впрочем, меня такие тонкости уже не заботят потому, что Altera уже позаботилась о них. Что касается lpm_counter, то использую его кране редко. В подавляющем случае достаточно написать cnt[]=cnt[]+1 в нужных стэйтах конечного автомата. Согласен. Hо в AHDL я уверен, что синтезатор по максимуму использует эти готовые блоки, тем самым увеличивая производительность схемы. А вот с VHDL/Verilog у меня лично не получилось заставить Quartus распознать в исходнике и использовать готовые блоки. Он просто академически собирал логику из рассыпухи. Может, я и не прав и многое не освоил, но, чтобы всерьез влезать в особенности "суперязыков", нужна полная ясность- какой качественный выигрыш получаешь. В своей сфере я не вижу никакого. Одни убытки.

Если можно - ссылочку на данную тему, хочу ее внимательно прочитать, а то поиск дает слишком много ссылок...

Не от языка с компилятором, а от кривизны рук и опыта.

Если есть сомнение - поставьте в прототип что побыстрее, а серию вылижите и поставите медленее и дешевле.

Ну чего вы прицепились к этому sload, это проблема не Verilog, Verilog - то тут при чём?

Ваш опыт показывает не то, что VHDL или Verilog плохи, а то что чужие проекты нужно осторожно использовать, тем более - открытые, когда неизвестно кто их писал. Может тот код вообще студент писал, в образовательных целях.

Последний раз тут видел рпссмотрение вопроса: http://electronix.ru/forum/index.php?showt...st&p=742018

Ну и от себя, не флэйма ради. AHDL - это круто, сам когда-то на нём лабал. На сегодня его удел - это внутренний язык для мегафункций самой альтеры, и поддержка старых проектов. Он с этим нормально справляется. Его время прошло. Его время - это когда чип на пару десятков тысяч, если не просто тысяч был чем-то мега большим. И то, уже тогда были проблемы стмуляции, тогда ещё в Max+II - это рисование матрасов времянки, симуляция, просмотр в основно глазами результата. Вспоминаю с содраганием.
Но сегодня другие времена. У меня была жуткая ломка, когда переходил с AHDL на verilog, но когда перешёл - ни разу не возникло желание возвращаться. Я не представляю зачем мне нужен гемос с симуляцией проектов с использование AHDL?
Примеров уйму можно привести, это и стмуляция многочиповых решений, с той-же динамикой. И верификация при симуляции провекта с помощью не ситнезируемых конструкций, тут можно продолжать долго... В AHDL на прямую это нельзя сделать, но зачем лишние проблемы? Уменя знакомый с видео работал. Сделал тест бенч, который берёт картинку, прогоняет через проект и выплёвывает обратно в файл. И смотрит потом фотошопом, всёли на выходе красиво. Ну и как такое сделать на AHDL? Танцы с бубном и ухищрения разные - проблему не решат. Это если кратко, т.к. тему симуляции можно развивать.
Далее, AHDL привязывает Вас к альтере, сколько-б я не был поклонником альтеры, но иногда есть необходимость сделать что-то на том-же ксалинксе. Правильно сделанный проект VHDL или Verilog переносится с одного вендора на другой достаточно легко. Ну, если не считаьт случаи, когда есть сильная завязка на особенности конкретного железа. С AHDL такое в принципе невозможно.
Далее, не знаю как вам, а мне кажется что тенденции обычного софта, когда пусть прога будет пусть чуть больше но написана в 2 раза быстрее и ,удет иметь меньше глюков приходят и в железо. Да, есть случаи, когда нужно выжать по объёму и скорости 100%, но это и не только на AHDL можно сделать. На мой взгляд, большие проекты на AHDL отлаживать значительно сложнее и дольше.
В общем IMHO, Вы допускаете в своих рассуждениях одну ошибку, Вы распространяете свои частные неудачные попытки соскочить с AHDL на общий случай.
В общем шире нужно смотреть, на sload свет клином не сошолся...

Только собирался написать, как вы 100% точно выразили мою мысль %)

PS. Тем кто по прежнему уверен что AHDL много круче Verilog, повторно предлагаю создать отдельную тему, с вас модуль на AHDL + краткое описание функциональности, с меня его SV аналог. Смотрим ресурс, сравниваем и т.д. Начать предлагаю с разработанного Aprox 8b/10b кодера. Оценивать результат будет сообщество по параметрам : читаемость/краткость/параметризуемость/результат синтеза.

Не, ну AHDL в принципе крут, для своего времени альтеровцы считаю ксалинкс уделали по полной.
Но его крутизна на сегодня точечная и роли не играет. Если уж проводили аналогию asm с C/C++, то давате проводить до конца:
кто сегодня на асме пишет? А? Да реально только во встраиваемых системах, и только тогда, когда ресурсы памяти и скорости жмут. А по чему? Да потому, что во первых на сегодня, особенно для x86 компиляторы уделают подавляющее число тех, кто асм x86 знает.
Асм на сегодня ещё оправдано использоваться для сравнительно простых процессоров или сравнительно небольших проектов, когда значительные затраты на отладку оправдывают время, затраченное на этот самый асм. Область использования асм, равно как и AHDL сужается до минимума.
Та-же тенденция уже приходит и в FPGA, точнее уже пришла.

Не. Начать предлагаю с разработанного des00 на SV.
От себя лично обещаю заценить его по другим параметрам. ( Стоимость, время)

ПАдловили %) Хорошо, пойду смотреть как такие кодеры делаются.


Что с чем вы будете сравнивать ?

UPD. Раз мне предоставлено первое слово и начинаю я с нуля, договоримся на берегу : за основу интерфейсов кодера я беру альтеровскую корку.

Пока имею наработку с CYW15G0101DXB. Кушает до неприличия много.
Нужно что то делать. (Оценить Вашу работу сходу не смогу. Но в наглую обязательно воспользуюсь)

Ваш довод лишний раз рушит иллюзию переносимости, которой обычно козыряют в VHDL или Verilog. Что это за языки, если потребителю надо все время быть начеку- кто писал, когда писал и для каких целей? О какой переносимости и юзабилити готовых проектов может идти речь в этом случае? И мой печальный опыт показывает- нет ее, этой переносимости. В каждом случае придется вникать до тонкостей и перерабатывать практически до основания. Не флейма ради, а токмо правды для, напоминаю, что "рисование матрасов времянки" возникает как правило от неумения разбить сложный проект на рад простых модулей с раздельной отладкой. Вы правы, что AHDL заточен под кристаллы Altera. И в этом его громадное преимущество в плане эффективности синтеза. В то время, как язык VHDL или Verilog не заточены ни подо что конкретно и, значит, сомнительны в плане эффективного синтеза практических вещей. Эти языки придумали для моделирования процессов. О синтезе разводки FPGA никто тогда не думал. Значит, - чужеродно!
Да. И в этом выигрыш в скорости схемы.
По-моему, не так. Я пытался два раза использовать готовые модули на VHDL или Verilog из opencores, чтобы сэкономить время, а не для "соскочить". И каждый раз получал крайне неудовлетворительные результаты при тестировании. Приходилось переписывать заново. А уж хороши, или не не хороши VHDL с Verilog- сие мне неведомо.

Все это относится не к VHDL/Verilog, а к любому не своему коду. А иногда и к своему
И как прикажете разбить проект в приведёном примере, про видеообработку? Только не надо сказок про то, что это в принципе не нужно. Одна из причин создания VHDL - это возможность просимулировть систему в целом. Т.к. бывают ошибки, когда модули по отдельности правильные вроде, а вмете не фурычт. Не забывйте, проеты сегодня часто пишет много людей и таая ситуация более чем реальна. VHDL/Verilog не заканчиваются на FPGA, а в силиконе цена ошибки ой как велика.

Я вот не понимаю, как Вы можете говорить о том, с чем не разобрались? Это как рассуждать о трюфелях на основании картинки.

В общем давайте сравнивать конкретно, а не на пальцах: http://electronix.ru/forum/index.php?showtopic=75629
И по скорости и по размеру и по переносимости.

Может быть он вам ее и рушит, а у профессионалов такой иллюзии не было и нет. Я вот сейчас например в OpenSPARC копаюсь довольно глубоко - это проект, который был перенесен на FPGA с ASIC (оpensource, кстати). Так он весь напичкан условной компиляцией: на ASIC синтезируются одни блоки, на FPGA - другие. Представляете, какой Sun непереносимый код писал? Наверное поэтому и обанкротился.
(Хотя тут и так уже один оффтоп)
Возьмем например Cи: вряд ли вы станете спорить с тем, что этот язык всеми считается переносимым. Возьмем Линукс, который всеми считается переносимым и написан на переносимом языке Си. Посмотрим, как там обеспечивается кросс-платформенная переносимость? Правильно, условной компиляцией. Не то что отдельные функции, целые блоки имеют совершенно разный код для разных архитектур.
Поэтому вы, уважаемый Aprox, своими доводами демонстрируете не очень высокую компетентность в вопросе. То есть вы, очевидно, не новичек, но еще явно не достигли того уровня чтобы указывать отрасли на ошибку с выбором технологии.

Почему не нужно? Обязательно нужно! Рисуете в графическом редакторе отдельные блоки и связи между ними, формализуете каждому интерфейс, и вперед- отлаживайте каждый отдельно. Когда модули по отдельности правильные вроде, а вместе не фурычат- это верное свидетельство неудачи менеджера проекта в описании интерфейсов этих модулей. Что же касается симулировать проект в целом и стопроцентно отладить его без железа- это химера, от которой уже лет как 20 отказались в схемотехнике на базе микроконтроллеров. А сейчас отказываются и в области разработок на FPGA. Отладку приложения ведут в реальных прогонах на реальном железе. И теперь, если главная фича VHDL моделирование, то смело можно говорить про умирающий язык VHDL. Хорошо, переползаем туда

Вы так как бы невзначай упустили, что VHDL используется и для проектирования ASIC тоже, а там во многих проектах до реальных прогонов далеко. То есть что можно конечно прототипируется на FPGA, но (см. мой предыдущий пост) не всегда это возможно и не всегда дает стопроцентно совпадающие с архитектурой ASIC результаты.

Сколько я знаю случаев, разработка новых микроконтроллеров происходила на базе Stratix. Hапример, см фирму Paralax с ее новым Propeller. Т.е. ASIC ствновится результатом прогонов на реальном железе в реальных условиях. И данный тренд прекрасно чувствуют вендоры FPGA- Altera например, стала встраивать в кристалл JTAG- отладчик и трассировщик реального времени. До смерти языков моделирования осталось совсем недолго.

Эх, кремлёвский мечтатель...