Друзья, помогите пожалуйста.

Есть TigerSHARC-201, у которого есть LVDS-линки, которые передают по четыре бита на каждый фронт клока, но обязательно пачками, кратными 128-битам. И клок, и данные приходят с TigerSHARC'а. При чём клок активен, только когда что-то передаётся.

Попытался "в лоб". В VHDL написал if(clk'event) и т.д. Синтезатор выдал, что dual edge clock не поддерживается.

Теоретически можно попробовать сделать два процесса. Один по одному фронту, другой по другому, а данные потом как-то склеить. Но, честно говоря, в этом видится некоторый геморрой, так как "потом" получается очень хреново, из-за того, что клок пропадает после того, как передаются последние 4-бита и за этот такт нужно и склеить и положить данные в FIFO. Либо нужно склеивать и класть в FIFO на другом клоке и для этого делать CDC, что тоже в общем не красиво Неужели нет более красивого и прямого пути?

У Альтеры для этих целей специально мегафункция altlvds есть и именно так она и работает. Вроде и у Xilinx я похожую корку видел, ее не пробовали использовать?

Нет, корки вообще ещё не пробовал. Но беглый взгляд на список корок не увидел чего-либо отдалёно напоминающего

if(falling_edge(clk))
input_neg<=input;
end if;

if(rising_edge(clk))
input_d<=input;
input_d1(3 downto 0)<=input_d; -- Поменять местами со след. оператором, если по падающему идут младшие биты
input_d1(7 downto 4)<=input_neg;
end if;

В общем мои изыскания приводят к тому, что надо пользоваться примитивом ISERDES_NODELAY для этих целей. Один только не понятный момент - у него два порта для "быстрых" (последовательных клоков). В режиме DDR один порт нужно подсоединить к клоку, а другой - к инвертированному клоку. А у меня клок вроде как не внутри моей FPGA, а приходит снаружи. Как бы его напрямую завести на оба порта да так, чтобы на одном он инвертирован был?

У Альтеры есть документ an332.pdf и готовая корка при нем. Правда под альтеровские мегафункции. Но если въехать в проект, переделать под xilinx наверно можно. (прием данных так красиво сделан. Прерывистый клок - не помеха).
У xilinx вроде бы xapp 727

XAPP634 и XAPP635

Сообщение отредактировал faa - Apr 26 2010, 15:09

SERDES очень не любят, когда клоки пропадают, пользуйтесь примитивами IBUFDS+IDDR, до частоты 400 МГц хорошо работают, выше - не пробовал.

Спасибо! Только вот почему XAPP727 на сайте хилиньких убрали. Гугл нашел его только у нас на форуме

А XAPP635 - это тоже самое, но для Virtex-II. Там всё более геморройно.



А IDDR'ы их обожают? Как-то я не очень врубаюсь как тут можно заюзать IDDR? По крайней мере считывать два бита на одном фронте (режим SAME_EDGE) как-то не очень получается. А если использовать OPPOSITE_EDGE - то как-то всё равно криво получается

Загляните в документ ug070.pdf на Virtex-4 и тогда будет понятно, что такое SAME_EDGE и OPPOSITE_EDGE. В документах на Virtex-5 этот момент не так наглядно расписан.

Для записи по обом фронтам IDDR, как раз то что вам нужно.
В DS на virtex в поиске вбейте DDR, там будет картинки и времянки,
сразу станет понятно, как это работает.
А то что клок пропадает после завершения передачи это конечно плохо.
Для CDC используйте FIFO, а то с метастабильностью четрей не оберетесь.

А для такого пропадающего клока вы рекомендуете использовать IBUFDS или IBUFGDS? Я чего-то не углядел в чём разница, кроме того, что последний рекомендуют для клоков.

IBUFGDS = IBUFDS + BUFG

А то ж! Только для того, чтобы положить в FIFO, надо подать на него клок и строб записи, который через такт убрать. Строб, я пожалуй подать могу, а вот убрать его на следующем такте - хрен. Так что CDC придётся делать классической схемой для шины через флаг с двумя триггерами.

Как то давно делал интерфейс с TS201 для V-4. Лучше всего ISERDES подойдёт, если только тактовый сигнал данных подан на тактовый вход и можно задействовать локальную тактовую сеть для IO. Можно и IDDR только тактовую нужно подать отдельно с системной шины шарка для всей схемы и использовать вход наличия данных. От тактового входа данных в этом случае лучше отказаться.