Друзья, помогите пожалуйста.

Есть TigerSHARC-201, у которого есть LVDS-линки, которые передают по четыре бита на каждый фронт клока, но обязательно пачками, кратными 128-битам. И клок, и данные приходят с TigerSHARC'а. При чём клок активен, только когда что-то передаётся.

Попытался "в лоб". В VHDL написал if(clk'event) и т.д. Синтезатор выдал, что dual edge clock не поддерживается.

Теоретически можно попробовать сделать два процесса. Один по одному фронту, другой по другому, а данные потом как-то склеить. Но, честно говоря, в этом видится некоторый геморрой, так как "потом" получается очень хреново, из-за того, что клок пропадает после того, как передаются последние 4-бита и за этот такт нужно и склеить и положить данные в FIFO. Либо нужно склеивать и класть в FIFO на другом клоке и для этого делать CDC, что тоже в общем не красиво Неужели нет более красивого и прямого пути?

У Альтеры для этих целей специально мегафункция altlvds есть и именно так она и работает. Вроде и у Xilinx я похожую корку видел, ее не пробовали использовать?

Нет, корки вообще ещё не пробовал. Но беглый взгляд на список корок не увидел чего-либо отдалёно напоминающего

if(falling_edge(clk))
input_neg<=input;
end if;

if(rising_edge(clk))
input_d<=input;
input_d1(3 downto 0)<=input_d; -- Поменять местами со след. оператором, если по падающему идут младшие биты
input_d1(7 downto 4)<=input_neg;
end if;

В общем мои изыскания приводят к тому, что надо пользоваться примитивом ISERDES_NODELAY для этих целей. Один только не понятный момент - у него два порта для "быстрых" (последовательных клоков). В режиме DDR один порт нужно подсоединить к клоку, а другой - к инвертированному клоку. А у меня клок вроде как не внутри моей FPGA, а приходит снаружи. Как бы его напрямую завести на оба порта да так, чтобы на одном он инвертирован был?

У Альтеры есть документ an332.pdf и готовая корка при нем. Правда под альтеровские мегафункции. Но если въехать в проект, переделать под xilinx наверно можно. (прием данных так красиво сделан. Прерывистый клок - не помеха).
У xilinx вроде бы xapp 727

XAPP634 и XAPP635

SERDES очень не любят, когда клоки пропадают, пользуйтесь примитивами IBUFDS+IDDR, до частоты 400 МГц хорошо работают, выше - не пробовал.

Спасибо! Только вот почему XAPP727 на сайте хилиньких убрали. Гугл нашел его только у нас на форуме

А XAPP635 - это тоже самое, но для Virtex-II. Там всё более геморройно.



А IDDR'ы их обожают? Как-то я не очень врубаюсь как тут можно заюзать IDDR? По крайней мере считывать два бита на одном фронте (режим SAME_EDGE) как-то не очень получается. А если использовать OPPOSITE_EDGE - то как-то всё равно криво получается

Загляните в документ ug070.pdf на Virtex-4 и тогда будет понятно, что такое SAME_EDGE и OPPOSITE_EDGE. В документах на Virtex-5 этот момент не так наглядно расписан.

Для записи по обом фронтам IDDR, как раз то что вам нужно.
В DS на virtex в поиске вбейте DDR, там будет картинки и времянки,
сразу станет понятно, как это работает.
А то что клок пропадает после завершения передачи это конечно плохо.
Для CDC используйте FIFO, а то с метастабильностью четрей не оберетесь.

А для такого пропадающего клока вы рекомендуете использовать IBUFDS или IBUFGDS? Я чего-то не углядел в чём разница, кроме того, что последний рекомендуют для клоков.

IBUFGDS = IBUFDS + BUFG

А то ж! Только для того, чтобы положить в FIFO, надо подать на него клок и строб записи, который через такт убрать. Строб, я пожалуй подать могу, а вот убрать его на следующем такте - хрен. Так что CDC придётся делать классической схемой для шины через флаг с двумя триггерами.

Как то давно делал интерфейс с TS201 для V-4. Лучше всего ISERDES подойдёт, если только тактовый сигнал данных подан на тактовый вход и можно задействовать локальную тактовую сеть для IO. Можно и IDDR только тактовую нужно подать отдельно с системной шины шарка для всей схемы и использовать вход наличия данных. От тактового входа данных в этом случае лучше отказаться.

Если речь о приеме данных идет, то можно писать передним фронтом локального клока четные отсчеты, задним нечетные. Расширяя на сдвигающем регистре разрядность шины. Для регистров не нужна перезапись (клок прерывистый) А в фифо уже переписывать своей системной частотой.

http://turbobit.net/i4zl3ls2y4ky.html

Ух, понаписали то.
У автора написано это:

Тут передним/задним фронтами не обойдешся. Нужно считывать данные по восстановленному клоку или опорному с повышенной частотой. Обязательно нужно умножение частоты. И с рваным клоком будут серьезные проблемы.
Ну или не "по 4 бита на каждый фронт".

Хм... а согласно доке от Xilinx, perfomance у BUFG хуже чем у BUFIO. Поэтому не лучше ли использовать связку IBUFDS + BUFIO?


Я забыл написать в начале поста (казалось, очевидным), что четыре бита передаются по четырем LVDS-парам, а не по одной Так что не надо тут умножений и восстановлений. Тем более ни один DCM и PLL по рванному клоку не будет, наверное, работать.

Зачем строб убирать-то?
Держите WEA в единице пока идет запись в порт А, потом спокойно пересаживайте
на внутренний клок, читая из порта B.
А если про классическую схему, то какое у вас соотношение клока с тайгера и внутреннего клока?
Внутренний как минимум должен быть в двое выше внешнего, а то толку от двух последовательно
стоящих триггеров никакого.

Давно работаю с Xilinx, но понять сути вопроса не в состоянии. Складывается такое впечатление, что Вы хотите или постов набрать или найти бесплатных репетиторов для обучения, не прикладывая собственных усилий для самообучения.

Здесь немного не так. Тут интересно соотношение не внутреннего и внешнего клока, а внутреннего и делённого внешнего, так как меня интересуют данные после того, как они из последовательных собраны в параллельные. Здесь да - у меня клок более чем в два раза быстрее, так как там сериализация 1:8, а значит внутренний клок может быть до 4 раз меньше чем внешний, что весьма просто обеспечить. Кажется так, если ничего не напутал.

А шина данных 4*4*2 разрядная.

Ещё раз. Шина 4 разряда, но по ней передаются данные кратные 128-битам по обоим фронтам. То есть все четверное слово передается за 16 тактов.

Я Вам готовую реализацию выкатил. Далее - как хотите.

Вообще в таких ситуациях, когда тактовая есть только в момент передачи регистр (как этого не хотелось бы) на входе не поставить без дополнительного "геморроя" по вычитке из него последнего значения. Поэтому берем DPRAM на 32 или 64 бита (на SRL16) и не паримся. Такое решение предлагает и Xilinx.
Т.о. на входе имеется 2 dpram (по одной на фронт), на выходе из нее на системной спокойно вычитываем и отпускаем ACK. Можно не на системной, если она меньше линковой тактовой, а на некой промежуточной, а потом десериалайзер.

Зачем мне набирать посты? Я, извиняюсь, не дрочу на число постов.

Я действительно не спец в ПЛИСах, т.е. написать на VHDL'е некоторый модуль я могу запросто, но вот сталкиваться уже непосредственно с тонкостями реализации Xilinx'ом клоков, DDR и LVDS мне раньше не приходилось.

По сути вопроса поясню. В доке UG-190 сказанно, что есть глобальные клоки, есть региональные клоки. В каком-то другом мануале (или в app note, уже не помню) видел утверждение, что региональные клоки имеют лучшие характеристики по сравнению с глобальными. Теперь если я правильно понимаю, то сигнал пропущенный, через BUFG попадает в глобальные клоки, через BUFR- в региональные, а через и BUFIO - в I/O clock net данного региона (или банка, вот здесь я ещё не разобрался), что и рекомендуется для source synchronous систем и именно последний я и хотел бы (следуя рекомендации) использовать.

Однако, написано, что BUFIO может запитываться только напрямую от clock capable I/O, то есть получается что сигнал пропущенный через BUFG уже не может драйвить BUFIO. Более того, не сказано в доке (если сказано, то ткните туда носом), что после того как я собираю LVDS-сигнал с помощью IBUF*DS, он продолжает оставаться clock capable, если был снят с соответствующей пары пинов. Вы говорите, что IBUFGDS = IBUFDS + BUFG. То есть я не могу на конец это цепочки подсоединить BUFIO. Однако IBUFDS + BUFIO почему-то у меня не разводится, может дело в том, что сигнал на выходе IBUFDS уже не clock capable?

Я правильно понимаю эту концепцию или я сбит с толку суффиксами G, R и IO в этих обозначениях? Или вы бесплатно не отвечаете на такие вопросы?

Я может быть тупой и ПЛИСам не обучен, но кажется, что Xilinx пишет доки, которые не проясняют до состояния очевидности такие моменты.

Дело не в том, что быстрее или медленнее. Просто локальная (региональная) тактовая сетка - единственный вариант работы ISERDES с прерывистой тактовой.

Решение с ISERDES'ами мне не очень нравится. Я решил остановится на IDDR. Всё, чего я не понимаю, это последовательность комбинации примитивов IBUF*DS, BUFIO, BUFR и того, какие конкретно надо использовать, чтобы грамотно сделать клоки.

Варианты:
1) IBUFDS => IDDR
2) IBUFGDS => IDDR
3) IBUFDS => BUFIO => IDDR (не разводится почему-то)
4) IBUFGDS => BUFIO => IDDR (не проверял на тему разведется или нет)
5) IBUFGDS => BUFR => IDDR (тоже ещё не проверял)

Кроме того, если останавливаться на варианте с BUFIO, то не понятно каким клоком тактовать логику, которая обрабатывает выходы IDDR, так как BUFIO вроде бы не может тактовать логику.

Если вас не пугает "повисший" последний бит, то можете и локальный клок использовать.
Цепочка такая:

с того же IBUFDS берем и на BUFR:


если клок введен не на Clock capable, то BUFIO и BUFR использовать не получится.