Цитата(uragan90 @ May 1 2010, 20:31)

В плис нужно реализовать компаратор чтоб на определенном этапе обработки данных сравнивались два 8бит слова А и В и по условию их сравнения А>В, А<В, А=В на выходе был результат вычисления. Подскажите возможно ли сделать сие средствами мах+ на простых логических элементах дабы не учить верилог?
Вот типа этого?
Ну, если эта схема Вас устраивает, то самое простое - нарисовать это в графике.
А самое перспективное - учить квартус и Verilog/SV/VHDL (по вкусу) - т.к. на языках Ваша задача - пару строк...