В плис нужно реализовать компаратор чтоб на определенном этапе обработки данных сравнивались два 8бит слова А и В и по условию их сравнения А>В, А<В, А=В на выходе был результат вычисления. Подскажите возможно ли сделать сие средствами мах+ на простых логических элементах дабы не учить верилог?

Вот типа этого?

Ну, если эта схема Вас устраивает, то самое простое - нарисовать это в графике.
А самое перспективное - учить квартус и Verilog/SV/VHDL (по вкусу) - т.к. на языках Ваша задача - пару строк...

Да вы что, серьезно? Может покажете как надо?

А может, все-таки, потратить час своего времени и почитаете пару страниц книг?

Пару страниц? Думаю время на пару страниц есть! Просто для затравки можете мою задачу на пару строк уместит, думаю тогда появится стимул...

www.cs.bilkent.edu.tr/~ozturk/cs223/PetervrlK.pdf

Оператор Case, стр. 16.

Для затравки там дан пример.


Вам надо его только немного подправить под свои нужды.

В книге "Circuit Design with VHDL" by V.A.Pedroni, стр. 191-193 приводится пример именно такого компаратора на VHDL.

Спасибо! Действительно впечатляет! Интересно, можно ли описать элемент с помощью языка, а потом графически дорисовать схему? Это вообще было бы супер!

Можно описать любую цифровую логику(схему) с помощью языка Verilog/VHDL (на выбор). и естественно можно использовать в схематикэдиторе описанную цифровую логику(схему) на языке в виде символа.
Я использую схематикэдитор для Top Level уровня (чаще всего).

Вы новичок в ПЛИС?

Да, я новичек в плис! Но вот уже пару, тройку месяцев пытаясь восполнить пробел в познаний этой серьезной технологии! С языком как я понял можно многое наворотить!