реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Не подключаяется вход RST для ISERDES, Я в шоке
dsmv
сообщение May 25 2010, 16:46
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 451
Регистрация: 6-09-05
Из: Москва
Пользователь №: 8 284



Всем доброго времени суток.

Обнаружил странную вещь. ПЛИС Viretex5, использую компонент ISERDES_NODELAY
На вход RST подаю сигнал сброса. Всё моделируется прекрасно.
В реальности - ощущение что сигнал сброса не проходит.
В FPGA Editor вижу что сброс подходит к компоненту, но внутри ISERDES на входе RST ничего нет.


Прикрепленное изображение


Я в шоке.
Кто-нибуть с подобным сталкивался ?

На Virtex4 подобная схема работает нормально.
Но там используется ISERDES и вход SR.
Go to the top of the page
 
+Quote Post
dsmv
сообщение May 26 2010, 06:56
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 451
Регистрация: 6-09-05
Из: Москва
Пользователь №: 8 284



Шок прошёл
laughing.gif

RST работает. Но в FPGA Editor подключения не видно. Наверное это глюк Editora.
Go to the top of the page
 
+Quote Post
dsmv
сообщение May 26 2010, 08:43
Сообщение #3


Местный
***

Группа: Свой
Сообщений: 451
Регистрация: 6-09-05
Из: Москва
Пользователь №: 8 284



Всё оказалось ещё интереснее. Есть FIFO сформированное корегенератором Xilinx. Так вот, получается что если в момент сброса придёт сигнал записи, то в FIFO будет что-то записано.
На снимке с Chipscopa видно, что в момент сброса флаг empty поднялся - т.е. FIFO сброшено. А потом опустился - в FIFO что-то попало.
НО СИГНАЛ СБРОСА В ЭТОТ МОМЕНТ АКТИВНЫЙ! Но он полностью не сбрасывает FIFO.

Прикрепленное изображение
Go to the top of the page
 
+Quote Post
Kuzmi4
сообщение May 26 2010, 08:52
Сообщение #4


Гуру
******

Группа: Свой
Сообщений: 3 304
Регистрация: 13-02-07
Из: 55°55′5″ 37°52′16″
Пользователь №: 25 329



2 dsmv
А на разных версиях ISE пробовали ?
Go to the top of the page
 
+Quote Post
andrew_b
сообщение May 26 2010, 09:04
Сообщение #5


Профессионал
*****

Группа: Свой
Сообщений: 1 975
Регистрация: 30-12-04
Из: Воронеж
Пользователь №: 1 757



Цитата(dsmv @ May 26 2010, 11:43) *
Всё оказалось ещё интереснее. Есть FIFO сформированное корегенератором Xilinx. Так вот, получается что если в момент сброса придёт сигнал записи, то в FIFO будет что-то записано.
Можно попробовать сгенерировать FIFO не последней версии, а предыдущей.
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 12th July 2025 - 00:33
Рейтинг@Mail.ru


Страница сгенерированна за 0.0138 секунд с 7
ELECTRONIX ©2004-2016