Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Не подключаяется вход RST для ISERDES
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
dsmv
Всем доброго времени суток.

Обнаружил странную вещь. ПЛИС Viretex5, использую компонент ISERDES_NODELAY
На вход RST подаю сигнал сброса. Всё моделируется прекрасно.
В реальности - ощущение что сигнал сброса не проходит.
В FPGA Editor вижу что сброс подходит к компоненту, но внутри ISERDES на входе RST ничего нет.


Нажмите для просмотра прикрепленного файла

Я в шоке.
Кто-нибуть с подобным сталкивался ?

На Virtex4 подобная схема работает нормально.
Но там используется ISERDES и вход SR.
dsmv
Шок прошёл
laughing.gif

RST работает. Но в FPGA Editor подключения не видно. Наверное это глюк Editora.
dsmv
Всё оказалось ещё интереснее. Есть FIFO сформированное корегенератором Xilinx. Так вот, получается что если в момент сброса придёт сигнал записи, то в FIFO будет что-то записано.
На снимке с Chipscopa видно, что в момент сброса флаг empty поднялся - т.е. FIFO сброшено. А потом опустился - в FIFO что-то попало.
НО СИГНАЛ СБРОСА В ЭТОТ МОМЕНТ АКТИВНЫЙ! Но он полностью не сбрасывает FIFO.

Нажмите для просмотра прикрепленного файла
Kuzmi4
2 dsmv
А на разных версиях ISE пробовали ?
andrew_b
Цитата(dsmv @ May 26 2010, 11:43) *
Всё оказалось ещё интереснее. Есть FIFO сформированное корегенератором Xilinx. Так вот, получается что если в момент сброса придёт сигнал записи, то в FIFO будет что-то записано.
Можно попробовать сгенерировать FIFO не последней версии, а предыдущей.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.