Есть. Если маленькие отражения для цифры не важны, то для аналогового сигнала...

Уже есть "быстрые" аналоговые переключатели. По даташиту на CD54/74HC4051 от TI http://www.chipfind.ru/datasheet/pdf/ti/cd74hc4051.pdf Minimum Switch Frequency Response at -3dB, fMAX лежит до 180 МГц для 4051 и 200 МГц для 4053. По моему мнению, дешевле и доставабельнее этих микросхем не найти. Их даже минский "Интеграл" делает.

Ещё, как вариант, если есть свободные входы/выходы МК/ПЛИС/просто логических двунаправленных буферов, то можно на них повесть волновые сопротивления и их переводить в hi-Z или Output состояние, тем самым подключая на землю/питание. Кстати, по альтеровской подписке на ящик что то подобное пробегало, когда в ПЛИС уже стоят волновые и на время, когда линия не используется их отключают для экономии энергии

Ну-ну, особенно если цифра - опорный генератор.



...возможно тоже, если погрешность допускает.

Сопротивление канала у этих даже HC405x, на мой взгляд, великовато. Всё ж до полусотни ом.

Поновее есть вещи с сопрогтивлением поменьше и частотами не хуже
http://focus-webapps.ti.com/general/docs/s...partNumber=ts5a
http://imrad.kiev.ua/search.shtml?qs=ts5a&query=any

Вы сами ответили на свой вопрос. Опорный генератор никогда не будет стоять рядом с DDR памятью ... если только по несчастливой случайности, и сигналы такие считаются скорей аналоговыми, просто поступают они на цифру ... Компоненты которые стоят в таком генераторе рассматриваются как аналоговые, хоть они и цифровые.

Вы же с xilinx работаете? А почему бы не сделать с подстройку опорного сопротивления для DCI? Правда есть будет многовато %)

Я работаю и с альтерой и с ксалинкс. В данном случае альтера. Внутри плиса не канает по той причине, что возможна подняжка и на 5 вольтвый сигнал. То есть не напрямую к фпга подключается.

Сделайте через делители. К примеру для тех же 75 и 50 ом надо взять два резистора 56 ома и два по 240 ом. Подклюяая или отключая которые имеем 50 или 75 ом в сумме при половинном входном на альтеру

...и кроме DDR памяти иных потребителей опорной частоты не существует )))

p.s. а вообще идея интересная нарисовалась - опорный генератор для DDR, а времянку, к примеру, проц или fpga формирует? У них, что, свой опорник?

При чём здесь потребление опорной частоты? Внешняя оперативная память самая шустрая и жрущая мощность железка, в результате чего все сигналы и девайсы рядом с ней ощущают это своими пинами и полигонами питания. Опорник для цифры может иметь джиттер и в 50 пс, и ничего особо страшного не случится. Уменьшится только максимальная рабочая частота. А для всякого рода оцифровщиков это смерти подобно, если только вы не напряжение питания мониторите.

Про FPGA и DDR я вас вообще не понимаю. Либо поясните, либо забудьте ....

Вообще нонсенс какой-то... Следуя изложенной логике работа любого проца с DDR уже под вопросом. Стоит такой проц или SoC по определению как можно ближе к DDR. У него внутри разных контроллеров в.т. числе скоростных немало. Но "...самая шустрая и жрущая мощность железка" в лице внешней DDR ему почему-то не мешает. Примеров - тьма.

Что касается "цифры", представьте, у Вас на борту 4 виртекса и все должны работать синхронно на максимально допустимых частотах. Допустим, получают данные по 256-ти байтной шине. Логично, что генератор будет один общий. Но названный джиттер, погагаю, погубит синхронизм точно.

Вам знакомо слово ЭМС? Или у вас на плате повсюду дифференциальные полосковые линии прошитые переходными? Надеюсь это так.

Вы для своих Virtex используете опорные генераторы с джиттером десятки и стони фемтосекунд? Если нет, о чём мы беседуем я понять не могу, ей богу. И вы наверное в своем Virtex или куче Virtexов PLL очень активно пользуете, не так ли? АЦП, ЦАП иногда снабжают стабилизаторами разного рода, но это совершенно не относится к УВХ. В том и отличие этих двух похожих, но разных тактовых сигналов. Требования к джиттеру у цифры всегда будут хуже чем у аналогового сигнала. Иногда опорные генераторы мало того что на одной плате не ставят рядом с шумящей цифрой, ещё и в отдельный экранированный, термостатированный блок упаковывают. Не забывайте, что у той же DDR стоит внутри DLL ... Именно потому что исходный тактовый сигнал является цифровым и зашумлен. А если бы он там не стоял, как знать, может и не было у нас сейчас DDR3 ...

Тот джиттер, который я назвал - он типичен для ПЛИС. И там написано, "может иметь". Следовательно может и не иметь. Не знаю как там у Virtex. Если его величина вас не устраивает по каким-то причинам, ставьте внешний генератор с ФАПЧ, и получите в районе 5 пс. В окружении табора Virtex иначе ИМХО быть не может. Если вы про какой-нибудь Ethernet 10 Гбит, ну так там 100% PLL стоит, который улучшает зашумленный тактовый.

Просто любопытно стало, как это? Что имелось ввиду под фразой: "там 100% PLL стоит, который улучшает зашумленный тактовый".
Нельзя ли объяснить?

Уж сильно от темы отошли ИМХО.



Обычно в сериалайзерах и десириалайзерах которые по LVDS стреляют на скоростях в несколько Гбит обязательно стоит генератор с ФАПЧ. Его основное назначение восстановить клок и зачастую провести его умножение в N раз. Думаю что и с Ethernet 10G такая же картина. А как иначе получить тактовый сигнал и почистить его затем? Я себе слабо представляю 10 ГГц на входе такого чипа.

Если вас интересует именно вопрос уменьшения джиттера с помощью синтезатора с ФАПЧ, то я могу его пояснить на столько, на сколько сам понимаю: связка ГУН + ФАПЧ работают в двух основных режимах. В первом режиме, если тактовый сигнал ГУН лучше опорного тактового сигнала происходит очистка входного тактового сигнала, и на выходе мы получаем почищенный тактовый сигнал. Во втором случае опорник лучше ГУН и мы подчищаем собственные фазовые шумы ГУН. При этом будут отличатся ФНЧ в цепи ФАПЧ. С этой позиции в ПЛИС уместно применение PLL, которая чистит входной тактовый сигнал, т.к. чистить фазовые шумы ГУН плотно окруженного цифрой, которая к тому же ещё может работать асинхронно смысла нет.

Вот, смотрим у альтеры этот документ.

Там приводятся следующие рисунки:




Видим что в самой ПЛИС 2 тактовых сигнала. Один сдвинут на 90 градусов. Понятно что они формируются внутренним PLL FPGA. Но их можно завести и из вне, дабы уменьшить джиттер. Правда надо при этом учитывать нагрузку банка выводов, через который они заводятся. Ибо перекрёстные помехи свое дело сделают. Вот я о об этом и говорил товарищу HardJoker, что когда рядом работает пара десятков шумных однопроводных интерфейсов на скоростях в сотни мегагерц, то дело дрянь. А джиттер 50 пс, это ещё хорошо. Внутренний синтезатор ПЛИС с ФАПЧ уменьшает джиттер, подчищает тактовый сигнал, т.к. зачастую выбора нету. Всё вокруг переключается и излучает.

Если обратиться к физическому уровню 10Гбит Ethernet. Видим, что там даже 2 синтезатора с ФАПЧ. Один на прием, другой на передачу. Отсюда и 100%. Тактовый сигнал с частотой 10 ГГц никто заводить не будет. Он и излучать будет и капризничать по ЭМС. Для этого плату надо превратить в аналоговую и делать на хороших СВЧ материалах. А тут всё просто ... завели пониженный клок, умножили как надо, уменьшили джиттер. Живём и радуемся.

-----------------------------------------------

Для ГУН с ФАПЧ также типично фазирование тактового сигнала в определенной точке.
Если смотреть на требования джиттера входного и выходного клока синтезатора в Cyclone III, то видим цифры: входной максимум 200 пс, выходной максимум 300 пс. Отсюда вывод, что референсный клок должен быть чище и нифига этот PLL не очищает. Но с другой стороны всё таки разовые сбойные всплески он должен устранять, ИМХО.

А управляемый АТТ на 2Д419 Вас не устроит? Да 150 МГц нармально.