Есть ли у кого практика реализации управляемых временных задержек? Если да то что получилось? Минимальное время и дискретность. Интересует диапазон единицы наносекунд и меньше.

Если Вы планируете дискреты задержек осуществлять на основе задержек цепей, логики, защелок. Скорее всего толкового из этого ничего не выйдет.
А если на основе всяких сдвиговых регистров, то пожалуйста, скорости в большей степени зависят от кристалла. Думаю на Spartan2 дискрет в ~5 нс можно будет получить.

выбирай на вкус

Я думаю что сихронизация на основе задержек асинхронных элементов это то что может дать возможность выжать из кристалла всё, вместо того чтобы ставить более дорогую микросхему, но риск конечно тоже велик. Впринципе симулятор MAXPLUSII показывает такие задержки. А ставить внешниие линии задержки это не всегда приминимо.

Интересно, а у Altera есть констрейн типа MINDELAY? У Xilinx такого нет. Т.е. Вы не сможете хотябы с какой-то степенью уверенности получать дискреты задержек. А насчет симулятора, не забывайте, что имеется довольно большой разброс в задержках (min,typ,max) и плавают они от температуры здорово. А на сдвиговом регистре, пускай и дискретов таких не получиш, зато все относительно железно. Хотя встает другой вопрос, а как тогда задать MAXSKEY для тактового сигнала. Но это уже отдельная история.

Задержку можно получить включением принудельно логических ячеек (элемент LCELL), макроячеек (Элемент MCELL) или элемента EXP. Задержка равна задержке на одном элементе. Это то число, которое стоит последним на маркировке микросхемы. EPF10K10ATC144-3 задержка-3 нс и каждый элемент вносит такую задержку. (Или примерно такую)

У Xilinx уже есть ( но только для Virtex-4).
Искать на их сайте по ключу IDELAY
Калиброванная задержка из 64 элементов по 78pS каждая.

Ага, можно сделать задержку и на LCELL. Гарантированно непредсказуемую . Не надо забывать, что кроме собственной задержки буфера будут еще задержки, обусловленные связями между буферами. Вклад в общую задержку они вносят немалый, и, что самое неприятное, зависят от разводки кристалла.

если забить на разводку кристалла итд итп - интересует только теоретическая симуляция схемы - где выставить время задержки на элементе LCELL? пробовал менять в Assignment Editor - Timings, при симуляции ничего не меняется, никаких задержек сигнала нет

За такое сразу руки вырвать

выставить задержку на LCELL не возможно, какая есть, такая есть.
В температуре все будет плавать в очень широких пределах, и реально ценность данной реализации линии задержки будет низкой.

Насчет IDELAY ну во первых все это тоже плавает в температуре и требует подстройки, а во вторых если вы по одному пину загоните сигнал, по второму вытащите наружу то часть сигнала пойдет по линиям разводки, по которым задержка опять таки плавает.

Обсуждать имеет смысл только задержки, получаемые на DLL и PLL.
Все остальное - идиотизм. И это самое ласковое определение.
Тут уже пару месяцев назад два ... такое обсуждали. И сколько им не объясняли, так они и не поняли.
Теперь начался еще один круг.

Если нет возможности "задвинуть" сигналы в FPGA, ставьте внешние чипы, например Микрел.
А бодягу разводить - бесполезно!

Если резко высказался - простите...

Удачи!

Ну, прежде чем мне руки вырвут и забросают гнилыми помидорами, расскажу краткую предысторию.

В ПЛИСах сильно не разбираюсь, некоторое время тыкался методом научного тыка, но заинтересовало, понравилось. Поэтому когда появилась тема курсовой, связанная с ПЛИС, её и взял. Нашёл литературу по теме, почитал. Поначалу обрадовался: "О, да тут всё объяснено, всё показано и даже схемы есть - осталось только их повторить и всё будет ОК". А всё оказалось не так просто. Вся теория начинается с "а пропустим-ка наш сигнал через линию задержек в Х нс каждая", где Х - зависит от оптимизма автора. Вот я и залез на форум, где и узнал, сколько "нового и интересного" меня ожидает...

Сейчас самая большая загвоздка в линии задержек. Из-за катастрофической нехватки времени уже забил на приближенность устройства к реальности - хотя бы промоделировать теорию в симуляторе, думал накидаю LCELLов в схемном редакторе и будет мне счастье - фиг: , да и к тому же даже в симуляторе всё плавает до безобразия, что делает всё сделанное бессмысленным.

вот поэтому и вижу 2 выхода (соответственно 2 вопроса к форумчанам).
1) найти в Quartus/MaxPlus как просимулировать схему без привязки к какому-либо конкретному устройству с возможностью вручную задать параметры задержек на разных элементах (и стабильных) - это если совсем оторваться от жизни. (tpd для lcell игнорируется)
2) сделать линию задержки на PLL, как говорит iosifk... но как? то, что я вижу на блок-схеме (по сути, та же линия задержки с N выходами, см. рис.) никак не похоже на мегафункции altpll/pll... и по функционированию тоже... - гораздо более предпочтительный вариант (как более реальный)

в общем, если у кого есть какие-нибудь мысли - буду благодарен!

кстати,

простите, что задаю глупые вопросы

des00>>Насчет IDELAY ну во первых все это тоже плавает в температуре и требует подстройки

Немного запоздало, но хотелось бы возразить, если про Xilinx :
ug070.pdf стр-319 ->

IDELAY is a 64-tap, wraparound, delay element with a fixed, guaranteed tap resolution
(see Virtex-4 Data Sheet). It can be applied to the combinatorial input path, registered input
path, or both. IDELAY allows incoming signals to be delayed on an individual basis. The
delay element is calibrated to provide an absolute delay value (TIDELAYRESOLUTION)
independent of process, voltage, and temperature variation. !!!!

Как они это могут обеспечить сам не понимаю

Простите меня великодушно а где в этом тексте вы видите слова про ТОЧНОСТЬ линии задержки ?
я вижу только разрешаюшую способность, если для вас эти слова одно и тоже, то ......

2 //Nikson
То что изображено на присоединенном эскизе является генератором случайных чисел. Эта тема довольно давно разрабатывается и у нас и бугром. Задержки в элеменах и их зависимость от температуры, напряжения и прочее и является тем элементом случайности, который лежит в основе идеи использовать цифровые ГСЧ. Формировать такой схемой управляемые задержки занятие не самое лучшее.