Можно ли во 2-ых Циклонах (и в других семействах) выводы, зарезервированные под Vccint для миграции, сажать непосредственно на Vccint? Не будет ли проблем с неопределённым логическим уровнем на входах матрицы? Мы раньше подключали их через перемычки...

Поделитесь, пожалуйста, опытом - кто как делает, пусть даже и без обоснования.

Мы будем подключать к VCCINT, потому как миграционные пины в меньших чипах обычно NO CONNECT. Таким образом никакой неопределенный уровень здесь возникнуть не должен. Как будут живые платы - поделимся впечатлениями

В том-то и проблема, что у Альтеры эти пины в матрицах меньшего объёма - обычные User I/O, и в случае, например, 1-ых Циклонов, Vccint = 1.5V =~1/2*Vccio.

Ни чего не понял . У Cyclone II есть выводы для питания ядра напряжением 1.2В - Vccint и выводы для питания периферии, в моём случае это напряжение 3.3В - Vccio1...4, ну ещё есть для внутренних PLL их я тоже посадил на 1.2В. У меня всё как описал работает без замечаний.

Сообщение отредактировал dinam - Jan 25 2006, 06:13

H-m-m, на счет первых Циклонов не скажу - не работал, на счет вторых - скажу точно EP2C20F484 и EP2C35F484 полностью совместимы снизу вверх. Там где у EP2C20F484 NC пины там же у EP2C35F484 находятся VCCIO либо VCCINT пины. Аналогичное могу утверждать и о совместимости снизу вверх EP2C5F256 и EP2C8F256. Может быть у первых Циклонов это правило было нарушено

Теперь если все же IO попадает на пин питания в старшем семействе. Сконфигурируйте эти пины как входы и не используйте их в дизайне, либо сконфигурируйте как выход и переведите в третье состояние. Ну не вижу я здесь проблем ни с одним ни с другим подходом.

А ставить перемычки на пины питания действительно нехорошо - падает способность подсистемы питания быстро реагировать на изменения в потреблении микросхемы, что пагубно отражается на ее работоспособности в режимах близких к предельным.

В нашем случае - EP2C(35/50)F672 - 28/14 пар выводов резервируются для совместимости с ..C70..



Проблема сквозных токов, например, существует только для выходных каскадов логики? Т.е. если входной сигнал в матрице далее не используется, проблем не будет?



Отключаются ли в матрице физически входные цепи вывода, сконфигурированного как выход?

Никогда не задавался такими вопросами. Сама Altera к этому относится нормально. В даташите сказано, что миграция между C35-C50-C70 поддерживается, следовательно проблем с неопределенными уровнями внутри микросхемы быть не должно.

Вот, что пишет сама Алтера:

Problem
When migrating parts that have overlapping I/O and power pins, how should I treat these pins?

Solution
To allow vertical migration, select Device (Assignments menu) and click Migration Devices. Specify your list of migration devices. The Quartus II software chooses the appropriate pin assignments. Quartus II software will only allow you to use I/O pins that are common to all of the migration devices.
If one of the devices has pins that are VCC or GND but these same pins are user I/O on a different device that is in the migration path, Quartus II software will ensure that these pins are not used as user I/O in the Quartus II software. Customers need to ensure that these pins are connected to the appropriate plane on the board.

Если эта тема ещё кого-то интересует:

Матрица: EP1C6Q240C8
Vcc_int: +1.50V
Vcc_io: +3.35V
Проект откомпилирован с включенной миграцией на EP1C12. Зарезервировано 6 пар I/O.
При подключении шести I/O, зарезервированных под Vcc_int, к +1.5V, потребление тока по +3.3V увеличивается на 5mA по сравнению со случаем, когда они подключены к +3.3V или совсем не подключены.