Разводка тоже фиксировалась, констрейны накладывались на весь проект, чтобы ввод-вывод поспевал, который кстати я тоже долго и нудно проверял во всех ракурсах, перебирал разные типы FIFO, в том числе пробовал варианты автономной работы, когда на вход моего блока подавал псевдослучайные данные и на выходе считал контрольные суммы.

Я смотрю такты православно выведеные через ddr и смотрю осциллографом. А подтверждает наличие джиттера по тактам сбои в системе приема моих выходных данных. А выходные данные мои DS-кодированы. DS-декодер (на приемной стороне) как раз и чувствителен джиттеру.

сорри, если вопросы слишком тупые.
выходные регистры синтезируются как и где нужно?
клок разведен через глобальные буферы?
видна ли на осциллографе разница между ножками?
если на выходной регистр в качестве данных подать единицу и ноль и посмотреть на получившуюся копию клока, что видно?
feedback как надо и куда надо заведен?

Извиняюсь, но еще тупой вопрос: это после того, как завершился захват фазы в DCM?
И потом: "При начале работы"... т.е. в последствии он (джиттер) устраняется?

Сообщение отредактировал Gothard - Oct 21 2010, 11:23

выходные регистры синтезируются как и где нужно?
да
клок разведен через глобальные буферы?
да
видна ли на осциллографе разница между ножками?
Если речь о D и S, то не смотрел. И думаю смотреть нет смысла. такты я вижу, и вижу в FPGA Editor, что регистры на месте.
если на выходной регистр в качестве данных подать единицу и ноль и посмотреть на получившуюся копию клока, что видно?
По такой копии клока я и смотрел (DDR-триггер)
feedback как надо и куда надо заведен?
да, и кроме того я уже избавился от DCM, просто из соседнего плиса прислали хороший клок. И этот хороший клок всё-равно поганится моей "главной схемой". DCM-ки в уравнении уже нет.




Джиттер никуда не устраняется сам по себе. Только если я отключу "основную часть схемы". (её триггера не будут переключаться)

Тогде сомнительное, но все же предложение - разделить схему на части и тактировать их разными фазами, сколько получится повынимать из DCM и на сколько хватит глобальных сетей. Clock skew к тому же улучшится внутри каждой части.

Вы писали про наблюдение пульсаций питания осциллографом. Если не секрет, какая полоса у осциллографа и удалось ли подлезть к ножкам питания ядра?

Да, решение довольно суровое, и значительное усложнение схемы.

Пульсации питания я не наблюдал, а наблюдал только джиттер тактов, которые к тому же были модулированы по амплитуде в полном соответствии с работой "основной схемы". Пульсации питания я предположил как вариант. К ножкам и не подобраться. Осцилл гиговый.

Это проблемы с power integrity. Лечится правильной разводкой платы и правильной развязкой питаний.

согласен с Cioma - амплитудная модуляция делает этот вариант основным.

Кристалл у вас очень жирный - а судя по вашей загрузке, такой может легко 15-20 ампер по ядру жрать.

Сколько и каких у вас конденсаторов стоит по VCCINT, VCCAUX и VCCIO?
ESR танталовых или полимерных конденсаторов какое? Помнится оно должно быть в диапазоне 20-50 мОм - в России такие очень тяжело купить.
Y5V керамику не используете?

Уровень джиттера удалось снизить до приемлемого.

Во первых максимально укоротил пути критических тактов, чтобы они покрывали минимальную часть ПЛИС. А также поддали мощности.




Он больше 7.5 ампер жрать не может в принципе. А конденсаторы все согласно рекомендации.

Кстати, как вариант - померять джиттер приборами, добавить на глазок (или придумать как вычислить) и вписать полученные значения в констрены. Плату переделывать не надо и ошибки при правильном значении будет выдавать STA, а не глючные экземпляры.

Это как? У вас напряжения питания насколько дергалось (или проседало постоянно) до того, как "поддали"?

На 35 мВ проседало при работе "основной схемы", и это на плате. Что там в ядре делалось - бог весть.

А если чипскопом смотреть напряжение ядра? Оно менялось?