У меня такое явление. Кристалл Virtex 4 sx55, по лутам загружен на 78% по триггерам на 55%, по блочной памяти на 96, DSP 75%.

При начале работы основной схемы возникает жуткий джиттер на выходных тактах (200 Мгц). Они тактируют очень малую часть схемы.

Вопрос: правильно ли я связываю это явление с шумами внутри ПЛИС из-за одновременного переключения большого числа триггеров? Или это проблемы с питанием также из-за одновременного переключения?

А можно подробнее.
Что значит - основная схема, когда она начинает работать?
И какой период времени - "в начале"?

"Основная схема", означает что функционируют (переключаются триггера, перезаписывается память) все те ресурсы, которые я указал в вопросе. Так вот, когда основная схема функционирует, как раз и существует джиттер. Если на вход значимости данных в "основную схему" подать постоянный ноль ("отключить основную схему"), то джиттер исчезнет. В этот момент работает только "оболочка основной схемы" (интерфейсы), которая занимает ничтожное количество ресурсов.

Развязка питания сделана референсно?

Что вы имеете ввиду под словом "референсно"?

Я склонен считать, что это плохая ЭМС внутри кристалла. Этот эффект я долго изучал в свое время на платах с Virtex-4 SX35, по питанию весь кристалл был усеян конденсаторами 0402 по 10нФ, проверял осциллографом - пульсации не превышали 10mV. Сами по себе VCO, входящие в состав DCM обладают очень большими шумами (очень большой джиттер). Чтобы выйти из этой ситуации вручную выбирал какая именно DCM будет отвечать за тот или иной клок.

А как DCM выбирали?

Как производитель рекомендует.


Это правда (потому что это DCM, а не PLL), однако этот джиттер, обусловленный ее конструкцией от загруженности ПЛИС меняться не должен IMHO.

Всё в полном соответствии с рекомендацией. Проверяли.

DCM - это и есть PLL, только другими словами, как-то копался в американских патентах и нашел описание этой DCM, там и про частоты было сказано и особенности работы. Джиттер очень сильно зависит от загруженности ПЛИС, посмотрите хотя бы на то, какими путями идет сигнал на вход CLKFB, замыкающий петлю ФАПЧ, не трудно представить как изменится джиттер если на этот сигнал чего-нибудь наведется.
Еще кстати на джиттер влияет задержка в петле ФАПЧ - "Feedback Tap Delays", если хотите джиттер поменьше ставьте "Source-Synchronous" вместо "System-Synchronous".


Используйте аттрибут RLOC_ORIGIN, можно в самом .vhdl/.v, можно в .ucf. Читайте "Constraints Guide" cgd.pdf и "Virtex-4 User Guide" ug070.pdf

Да как установить на желаемое место я знаю. А я спросил, как вы определили подходящее место.

Теперь, думаю, придется к чертям собачьим выкинуть DCM-ку (она работала как синтезатор частоты) и попросить прислать нужную частоту из соседнего ПЛИСа.

Методом научного тыка

а Вы уверены? во всех бумагах ксайлинса упирается на то, что DLL (основной компонент DCM) они делают на цифровой логике, а не VCO.
поэтому оно стабильнее и по моему опыту тактирование в ксайлинсах значительно лучше тактирования альтер, кроме джитера, который обусловлен у ксайлинса дискретностью линии задержки. то есть элемент задержки 0.6нс(?) в спартанах и 0.3(?) в виртексах и является минимально допустимым джитером.

но это не значит, что при плохом внутреннем питании тактирование не будет ухудшаться - тактовый сигнал проходит через кучу буфферов пока дойдет до потребителя, если эти буффера питаются кое-как, то и сигнал будет такой же

У ксайлинкс DCM состоит как минимум из двух компонентов - DLL + DFS (Digital Frequency Synthesizer). Если бы в них не было синтезатора, они занимали бы намного меньше места

С PLL немного погорячился, спутал с Virtex-5, соответственно и VCO там нет. Но джиттер определяется не шагом задержки, который составляет 5-60ps, а какими-то другими параметрами, возможно схемой SSC (Spread-Spectrum Clock).

Рост джиттера в своей схеме я обнаружил, когда с увеличением размера проекта стал периодически сбоить блок цифровой обработки. Невыполнение времянок было исключено, потому как сам блок был написан с помощью так называемых "Hard Macros", т.е. расположение на кристалле и связи были предопределены и не зависели от объема заполнения кристалла. Первоначально проблема была решена перебором всех DCM и выбором наилучшего из них, в следующих проектах просто перешел на внешний синтезатор и о проблемах со сбоями забыл.

для rloc: как были сделаны "Hard Macros", только размещение или разводка тоже была зафиксирована и законстрейнена?

для icyrock: как и чем вы смотрите выходные сигналы на которых джиттер? что выводится на эти ножки?

Разводка тоже фиксировалась, констрейны накладывались на весь проект, чтобы ввод-вывод поспевал, который кстати я тоже долго и нудно проверял во всех ракурсах, перебирал разные типы FIFO, в том числе пробовал варианты автономной работы, когда на вход моего блока подавал псевдослучайные данные и на выходе считал контрольные суммы.

Я смотрю такты православно выведеные через ddr и смотрю осциллографом. А подтверждает наличие джиттера по тактам сбои в системе приема моих выходных данных. А выходные данные мои DS-кодированы. DS-декодер (на приемной стороне) как раз и чувствителен джиттеру.

сорри, если вопросы слишком тупые.
выходные регистры синтезируются как и где нужно?
клок разведен через глобальные буферы?
видна ли на осциллографе разница между ножками?
если на выходной регистр в качестве данных подать единицу и ноль и посмотреть на получившуюся копию клока, что видно?
feedback как надо и куда надо заведен?

Извиняюсь, но еще тупой вопрос: это после того, как завершился захват фазы в DCM?
И потом: "При начале работы"... т.е. в последствии он (джиттер) устраняется?

выходные регистры синтезируются как и где нужно?
да
клок разведен через глобальные буферы?
да
видна ли на осциллографе разница между ножками?
Если речь о D и S, то не смотрел. И думаю смотреть нет смысла. такты я вижу, и вижу в FPGA Editor, что регистры на месте.
если на выходной регистр в качестве данных подать единицу и ноль и посмотреть на получившуюся копию клока, что видно?
По такой копии клока я и смотрел (DDR-триггер)
feedback как надо и куда надо заведен?
да, и кроме того я уже избавился от DCM, просто из соседнего плиса прислали хороший клок. И этот хороший клок всё-равно поганится моей "главной схемой". DCM-ки в уравнении уже нет.




Джиттер никуда не устраняется сам по себе. Только если я отключу "основную часть схемы". (её триггера не будут переключаться)

Тогде сомнительное, но все же предложение - разделить схему на части и тактировать их разными фазами, сколько получится повынимать из DCM и на сколько хватит глобальных сетей. Clock skew к тому же улучшится внутри каждой части.

Вы писали про наблюдение пульсаций питания осциллографом. Если не секрет, какая полоса у осциллографа и удалось ли подлезть к ножкам питания ядра?

Да, решение довольно суровое, и значительное усложнение схемы.

Пульсации питания я не наблюдал, а наблюдал только джиттер тактов, которые к тому же были модулированы по амплитуде в полном соответствии с работой "основной схемы". Пульсации питания я предположил как вариант. К ножкам и не подобраться. Осцилл гиговый.

Это проблемы с power integrity. Лечится правильной разводкой платы и правильной развязкой питаний.

согласен с Cioma - амплитудная модуляция делает этот вариант основным.

Кристалл у вас очень жирный - а судя по вашей загрузке, такой может легко 15-20 ампер по ядру жрать.

Сколько и каких у вас конденсаторов стоит по VCCINT, VCCAUX и VCCIO?
ESR танталовых или полимерных конденсаторов какое? Помнится оно должно быть в диапазоне 20-50 мОм - в России такие очень тяжело купить.
Y5V керамику не используете?

Уровень джиттера удалось снизить до приемлемого.

Во первых максимально укоротил пути критических тактов, чтобы они покрывали минимальную часть ПЛИС. А также поддали мощности.




Он больше 7.5 ампер жрать не может в принципе. А конденсаторы все согласно рекомендации.

Кстати, как вариант - померять джиттер приборами, добавить на глазок (или придумать как вычислить) и вписать полученные значения в констрены. Плату переделывать не надо и ошибки при правильном значении будет выдавать STA, а не глючные экземпляры.

Это как? У вас напряжения питания насколько дергалось (или проседало постоянно) до того, как "поддали"?

На 35 мВ проседало при работе "основной схемы", и это на плате. Что там в ядре делалось - бог весть.

А если чипскопом смотреть напряжение ядра? Оно менялось?