Здравствуйте, не ругайтесь, но это опять я с вопросом о ядре DDR2 SDRAM. На этот раз суть вопроса состоит в следующем. При проектировании ядра в Core Generator я задаю тип корпуса планки память SODIMM. Причём, при выборе памяти MT16HTF25664HZ – 667 значение частоты задаваемое в Core Generator ограничивается максимумом в 150 МГц. Как я понял, это частота для всего проекта, а для того, чтобы организовать интерфейс с памятью на частоте в 200 МГц необходимо использовать встроенную PLL путём установки соответсвующей галки в Core Generator. Только вот не понятно, где именно в ядре необходимо задавать значение 200 МГц. После компиляции проекта, и подачи на вход интерфейса ядра частот 200 МГц для блоков задержек(которая является обязательной), и входной частоты проекта (150 МГц) интерфейс начинает работать с памятью на частоте 150 МГц. Если входную частоту изменить на 100 МГц, интерфейс также начинает работать на 125 МГц. Такое ощущение, что PLL не функионирует. Посоветуйте пожалуйста в чём проблема. Может необходимо подправить ucf файл, или исходники ядра, али галку воткнуть гденить надо? Прошу помочь, неделю бьюсь, без результата.

Совсем забыл. Всё это делается для Vertex5sx35t 665 ножек. Speed Grade -3

Сообщение отредактировал cerg19 - Oct 25 2010, 19:01

ug086, Section IV: Virtex-5 Chapter 9
Там табличка с ограничениями, я в ней ничего не понял.
Запустил CoreGenerator 11.5, эффект заметил.
Наверное больше 150MHz оно работать не может.

PS: будь он проклят тот MiG

Вспомнил слова из к/ф "Кавказская пленница"
Шурик сбегает из психушки и друг на машине скорой помощи догоняет. Останавливается Шурик садится и рассказывает суть проблемы. В этот момент друг(водитель) пытается завести машину, а она заглохла и не хочет заводится (56 минута фильма). И тогда он ругнулся:



PS Просто вспомнил, прочитав Ваше сообщение.

Он наверное тоже ножки пытался переставить...

150 МГц - ограничение на корки под двухранковые планки (т.е. если там два чипселекта задействовано).


Вы поняли не правильно - это в т.ч. частота интерфейса с памятью. Галку нужно отмечать/не отмечать в зависимости от того, хотите ли вы чтобы CoreGen "замуровал" DCM внутрь корки или вы ОБЯЗУЕТЕСЬ организовать ее снаружи (все зависит от того, как вы еще собираетесь использовать синхросигнал)


Не возьмусь утверждать, но такое ощущение, что вы достигли нижнего предела рабочей частоты этой PLL. Кстати, тоже не возьмусь утверждать наверняка, но в MIG не PLLки используются а DLLки
P.S.: не очень понял к чему слово "также"
P.P.S.: проверил пределы для DCM/PLL - не похоже. А можете сказать подробнее, что значит "Если входную частоту изменить на 100 МГц, интерфейс также начинает работать на 125 МГц."

Прочтите доку еще раз, наверняка откроете для себя много интересного

P.S.: кстати рекомендую указывать реальную частоту, на которой будет работать интерфейс, потому что от этого зависят некоторые "магические" константы в генерируемой корке. хотя воспоминания уже не настолько свежи об этом деле

Сообщение отредактировал Gothard - Oct 26 2010, 06:31