По-моему, нет тут никакой логики.
Вполне нормально будет:

1 TOP
2 PWR1 много номиналов
3 GND
4 Sig1
5 Sig2
6 GND
7 PWR цельный цифровой один номинал - опорный и питание для Sig3 и Sig4
8 Sig3
9 Sig4
10 GND
11 PWR2 много номиналов
12 Bott

То есть Вы действительно спрячете критические сигналы внутрь, между "цельными" опорными слоями.
Толщину ядер между PWR и GND везде советую взять 0.1 мм, тогда будет хорошая емкостная связь между питаниями и землей.

При правильном проектировании никаких проблем иметь вторым и предпоследним слоем слои питания нет, сами так делаем

А что народ думает относительно такого варианта:

TOP
GND1
IN1
IN2
PWR1
GND2
GND3
PWR2
IN3
IN4
GND4
BOTTOM

В чем вижу плюсы:
- можно сделать минимальные толщины диэлектриков между слоями питаний и земель для увеличения
емкости.
- на внешних слоях можно делать проводники с требованиями по сопротивлениям
- дифференциальные пары можно проводить, как в одном внутреннем слое, так и друг над другом в соседних слоях (broadside coupled stripline) - выбираем, что удобнее в конкретном проекте.
- в случае усложнения платы с точки зрения трассировки - можно без проблем добавить между слоями GND2-GND3 пару слоев.

Ну да, я почти так и предлагал, за исключением внутренних PWR. Мой вариант такой:

TOP
GND1
IN1
IN2
GND2
PWR1
PWR2
GND3
IN3
IN4
GND4
BOTTOM

Все плюсы сохранены, в т.ч. и при усложнении трассировки можно добавлять слои внутрь без проблем. Только опора повсюду - земля.

С точки зрения разводки критичных сигналов оба последних варианта очень хороши, особенно последний когда опора -ЗЕМЛЯ.
А вот питание будет развести в 2 слоях не просто, там 3.3В разбросаны по всей плате( это значит целый слой "желательно"),
+ ширина плейна питания ядра должна быть достаточной, т. к. максимальное потребление тока ~ 9A.
В предложенных конфигурациях мы имеем 4 земли , и всего 2 PWR.
А слои в центре платы действительно удобно добавлять.

Ну так понятно, что придется подумать. Но можно при желании. В моем примере на этом стеке я насчитал 20 питаний (точнее, 20 полигонов). Один слой основной, содержит три номинала (два больших и одно маленькое оп размеру), а в другом слое все остальные. И работает отлично.

Как пишет Кечиев, и совершенно справедливо отметил выше PCBtech, слои земли-питания лучше располагать парами, для образования планарного конденсатора (расстояние между слоями как можно меньше, емкость будет небольшая, но время разряда у такой структуры очень мало). Если следовать его рекомендациям, стек должен выглядеть таким образом (МПП-12):
TOP
GND1
PWR1
IN1
IN2
GND2
PWR2
IN3
IN4
GND3
PWR3
BOTTOM
либо другой вариант, если можно разместить питания в меньшем количестве слоев (МПП-10):
TOP
GND1
IN1
IN2
PWR1
GND2
IN3
IN4
PWR2
BOTTOM
Чтоб конденсатор реально работал, площадь слоя должна быть максимальна.
При этом трассы на слоях INT1-INT2 и INT3-INT4 должны быть ортогональны в местах пересечения.
Это классические типовые структуры, опробованы на десятках проектов.

"TOP
GND1
IN1
IN2
PWR1
GND2
IN3
IN4
PWR2
BOTTOM
При этом трассы на слоях INT1-INT2 и INT3-INT4 должны быть ортогональны в местах пересечения"
Данная структура на мой взгляд малоэффективна для плат с большими BGA-корпусами с шагом 1 мм и менее (т.к. при выводе сигналов с внутренних рядов ни о какой ортогональности не может быть и речи), для плат с высокоскоростными интерфейсами, а кроме того зачастую приходится на сигнальных слоях делать локальные плейны питаний, что вызовет изменение волнового сопротивления смежного сигнального слоя. В этом случае более надежным выглядит вариант, когда внутренний сигнальный слой находится между двумя полигонами.
Signal
Ground
Signal
Power
Ground
Signal
Power (Ground)
Signal
Кстати именно такой вариант стекапа рекомендует Altera в своей статье "High-Speed Board Layout Guidelines". Видимо Altera считает, что одного конденсатора в центре платы вполне достаточно. Также встречал подобные рекомендованные стекапы у PEX и других производителей.
Уж не знаю насколько хорошо работают платы с несколькими межслойными конденсаторами, предложенные Jul, но от параллельно идущих проводников на смежных слоях (как я отмечал выше на больших BGA-корпусах этого не избежать, да и например при трассировке DDR-памяти обеспечить ортогональность смежных слоев очень проблематично) ничего хорошего уж точно ждать не приходится.
Я не исключаю стекап например с парой смежных сигнальных слоев, на которых можно было разводить низкоскоростные цепи, но при этом должны быть внутренние слои расположенные между сплошными полигонами для трассировки высокоскоростных цепей. Сделать все сигнальные слои со смежным сигнальным слоем зачастую чревато проблемами с перекрестными помехами.

Ну, не надо зацикливаться на ортогональности соседних сигнальных слоев, это ж не цель, а средство (уменьшения crosstalk). Но если, например, толщина диэлектрика между сигнальными слоями в 3-4 раза больше толщины диэлектрика между каждым сигнальным и его опорным слоем, то и взаимные наводки будут незначительные, пусть трассы хоть 10 см идут впараллель друг над другом. Симуляция в помощь.

Да, cioma, Вы правы насчет толщины диэлектрика между смежными сигнальными слоями, но это вызовет резкий рост толщины платы и как следствие уменьшение возможных токопроводных слоев, т.к. обычно платы по толщине ограничены.

Понятно, что от проекта зависит. Но если брать минимальную толщину между слоями в 100-110 микрон то в стандартные 1.6 мм толщины можно много уложить