| |
 inout |
|
|
|
|
 Dec 17 2010, 11:13
|
Гуру
Группа: Свой
Сообщений: 3 615
Регистрация: 12-01-09
Из: США, Главное разведовательное управление
Пользователь №: 43 230
|
Цитата(sazh @ Dec 17 2010, 16:05)  Наверно enable с выхода триггера получаете А какая разница? Ну написал я if(...)begin enable <= 1'b1; bus_out <= 1'b1; end
|
|
|
|
|
|
|
|
Dec 17 2010, 11:48
|
Гуру
Группа: Свой
Сообщений: 2 435
Регистрация: 6-10-04
Из: Петербург
Пользователь №: 804
|
Цитата(Methane @ Dec 17 2010, 17:13) А какая разница?
Ну написал я
if(...)begin
enable <= 1'b1;
bus_out <= 1'b1;
end Этот кусок ни о чем не говорит. Если это без else, квартус должен выкинуть этот триггер по умолчанию. Наверно идея далека от реальности. пример Код `timescale 1 ns / 1 ps
module bi_dir
(
input clk_60,
input ena,
inout [3:0] data,
input oe_n
);
reg [3:0] data_rg = 4'd0;
always @(posedge clk_60)
begin
if(ena) data_rg <= data;
end
assign data = (!oe_n) ? data_rg : 4'hz;
endmodule
|
|
|
|
|
|
|
|
Dec 17 2010, 12:37
|
Знающий
Группа: Свой
Сообщений: 972
Регистрация: 12-04-09
Из: Москва
Пользователь №: 47 543
|
Цитата С ALTIOBUF таже фигня. Покажите текст.
|
|
|
|
|
|
|
|
Dec 19 2010, 04:03
|
Гуру
Группа: Свой
Сообщений: 3 615
Регистрация: 12-01-09
Из: США, Главное разведовательное управление
Пользователь №: 43 230
|
Цитата(Koluchiy @ Dec 17 2010, 17:37) Покажите текст. Ну какой текст может быть? Есть модуль, у него есть oe, пин, вход и выход нарисованый в мегавизарде. На вход модуля подаю сигнал синхронно с oe, (SPI делаю). Подключил signal tap ко входу, выходу и пину. Вижу что на пине сигнал сдвинут на один такт, относительно входа модуля, и выход модуля сигнал еще на 1 сдвинут.
|
|
|
|
|
|
|
|
Dec 19 2010, 07:22
|
Гуру
Группа: Свой
Сообщений: 3 615
Регистрация: 12-01-09
Из: США, Главное разведовательное управление
Пользователь №: 43 230
|
Цитата(Koluchiy @ Dec 19 2010, 12:18) Вы понимаете, эти буферы - очень простая штука, с которыми проблем быть не должно в принципе.
А они есть.
Значит, что-то простое или написано не так, как надо, или работает не так, как надо. Вот то-то и оно. Но. Сигнал-тап говорит совсем иначе. Что там можно напутать я не представляю. Может быть какая-то фишка именно реализации порта. Хотя КАК? Цитата Кстати, какое семейство? Ария вторая. Но фишка в том, что тот кусок должен работать и на максе втором. Не хочется плодить сущностей.
|
|
|
|
|
|
|
|
Dec 19 2010, 07:40
|
Знающий
Группа: Свой
Сообщений: 972
Регистрация: 12-04-09
Из: Москва
Пользователь №: 47 543
|
Цитата Что там можно напутать я не представляю. Если Вы рассчитываете на помощь, давайте необходимые данные. А что говорит симулятор? Цитата Ария вторая. А там нет какой-нибудь фишки типа обязательного подключения сигнала разрешения через триггер блока I/O?
Сообщение отредактировал Koluchiy - Dec 19 2010, 07:40
|
|
|
|
|
|
|
|
Dec 19 2010, 07:53
|
Гуру
Группа: Свой
Сообщений: 3 615
Регистрация: 12-01-09
Из: США, Главное разведовательное управление
Пользователь №: 43 230
|
Цитата(Koluchiy @ Dec 19 2010, 12:40) Если Вы рассчитываете на помощь, давайте необходимые данные. Так я уже сказал что мог. Цитата А что говорит симулятор? О! Это идея. Надо сделать небольшой проектик и прогнать только IO в симуляторе. Цитата А там нет какой-нибудь фишки типа обязательного подключения сигнала разрешения через триггер блока I/O? Не встречал. Я просто попробовал на верилоге написать, через assign, потом сгенерил мегавизардом. Одинаково работает. В понедельник буду дальше копать.
|
|
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|
