inout pin;

assign pin = (enable) ? bus_out: 1'bz;
assign bus_in = pin;

В итогде pin сдвинут на такт относительно bus_out а bus_in сдвинут еще на такт относительно pin. Куда копать?

Наверно enable с выхода триггера получаете

А какая разница?
Ну написал я
if(...)begin
enable <= 1'b1;
bus_out <= 1'b1;
end

Посоветовал бы копать в сторону примитивов типа tri, iobuf, и т.д..
Т.е. явно указывать о двунаправленной ноге.

Этот кусок ни о чем не говорит. Если это без else, квартус должен выкинуть этот триггер по умолчанию.
Наверно идея далека от реальности.
пример

Не понял. Так что мне написать чтобы задержек не было?

А дело не может быть банально в малом соотношении временного шага моделирования и периода тактирования?

Понял. Пробую.

С ALTIOBUF таже фигня.

Покажите текст.

Ну какой текст может быть? Есть модуль, у него есть oe, пин, вход и выход нарисованый в мегавизарде. На вход модуля подаю сигнал синхронно с oe, (SPI делаю). Подключил signal tap ко входу, выходу и пину. Вижу что на пине сигнал сдвинут на один такт, относительно входа модуля, и выход модуля сигнал еще на 1 сдвинут.

Вы понимаете, эти буферы - очень простая штука, с которыми проблем быть не должно в принципе.
А они есть.
Значит, что-то простое или написано не так, как надо, или работает не так, как надо.

Кстати, какое семейство?

Вот то-то и оно. Но. Сигнал-тап говорит совсем иначе. Что там можно напутать я не представляю. Может быть какая-то фишка именно реализации порта. Хотя КАК?


Ария вторая. Но фишка в том, что тот кусок должен работать и на максе втором. Не хочется плодить сущностей.

Если Вы рассчитываете на помощь, давайте необходимые данные.
А что говорит симулятор?


А там нет какой-нибудь фишки типа обязательного подключения сигнала разрешения через триггер блока I/O?

Так я уже сказал что мог.


О! Это идея. Надо сделать небольшой проектик и прогнать только IO в симуляторе.


Не встречал. Я просто попробовал на верилоге написать, через assign, потом сгенерил мегавизардом. Одинаково работает. В понедельник буду дальше копать.

Так сделайте простейший проект с "глюком" и выложите сюда. Может быть, и выкладывать не придется, все окажется просто. Как говорится, "разделяй и властвуй".
P.S. пока писал, сами к этому пришли

Где видна проблема, в симуляторе или в железе, осциллографом, signal-tap-ом или микроконтроллером на SPI?
По слову SPI возникла ассоциация - времянки, задержки на буферах, clock-to-output.
Кстати, какая частота?

Если вы делаете SPI-slave, который тактируется внешним клоком, то допустимая частота может оказаться довольно низкой, так как пройдет несколько наносекунд пока клок пройдет входной буфер, пока запитает клоковую сеть, потом должен выходной регистр сработать и его выход дойти до ножки и остатка от периода должно хватить приемнику на другом конце провода.
Мне пришлось задать все констрейны (в xilinx offset in, offset out), отрегулировать slew rate, а главное - использовать локальные ресурсы разводки для клока.

Тактовая в системе 125. SPI - половина от нее.

Нет. Мастер. И частота не большая. Причем если OE всегда в 1, то все нормально работает. Собственно я сделал двунаправленную шину, и у меня флешка перестала отвечать. Стал копать в чем дело, а оказалось что на такт MOSI сместился.

Предлагаю гипотезу - сместился не на такт, а на время сопоставимое с периодом.
Добавление OE может блокировать упаковку выходного регистра и он, бедный, лежит теперь где-то посреди фабрик.

Проверьте, не пропущены ли какие-то констрейны.

Сдвиговый регистр в 8бит на второй Арии при тактовой 125?


Не понял. На тайминги квартус не ругается, и ворнинги на мой SPI не говорит.

Неужели на 16 ns +/- 1ns смещение?

Утверждение, что сломалось после добавления OE вызывает подозрение, что OE мешает упаковке, так как некоторые ресурсы в блоке ввода-вывода разделены между входным, выходным и регистром OE. В том числе reset, ClkOut и CE.

Aria - большая микросхема. Если регистр положить в один конец уже подзабитого кристалла, то до другого конца оно может не за одну наносекунду долететь.
Кроме того, если делать выход клока не по-пацански, через DDR, то будет заметный skew между данными и клоком на выходе.
Сочетание перечисленного может мешать работе схемы.

У вас констрейны как заданы, только частота или смещения входа и выхода относительно клока тоже?
Может, съехал сам клок?

У меня клок один - 125 мегагерц. А клок SPIя не клок вовсе с точки зрения альтеры.

Правильно ли я понял, что общий клок 125 MHz распространяется через глобальное дерево, им же питается инвертируемый на каждом такте регистр для генерации клока SPI (который потом перезахватывается в регистре выходного блока) и выдается наружу?

PS:
Кроме клока есть еще clock enable и set/reset, которые зависят от синтеза и тоже мешают упаковке регистров в блок ввода-вывода.
Signal tap тут не поможет.

Угу.
что-то вроде
spi_clk <= ~spi_clk;
if (spi_clk)begin
data[7:0] <= { data[6:0] , 1'b0}
spi_data <= data[7]
spi_oe <= 1'b1;
end

Где clock enable? В двунаправленной шине?

spi_clk вполне может синтезироваться в ClockEnable для всех сигналов внутри if, если я правильно понял выдранный из контекста участок кода.
Теперь, если выдать этот самый spi_clk наружу, то непонятно, как его регистр может быть упакован.
Можно ли задержать на такт и клок и данные? Тогда дополнительные регистры помогут размещению.

В общем, если так уж не хочется делать констрейны, то можно применить какие-то базовые элементы для регистров внутри блоков ввода-вывода. Сходу не нашел ничего лучше ALTDDIO_BIDIR. У xilinx обычно для этого применял отдельно буфер ввода-вывода и отдельно регистр рядом с ножкой.
Прикручивание этих элементов к своей схеме и выявит все, что на самом деле хочет квартус.

Смотрю на "Figure 6–3" http://www.altera.com/literature/hb/arria-...gx_handbook.pdf

По опыту работы с констрейны могу посоветовать следующее: После обявление двунаправленной шины старые команды типа set_false_path -from [get_clocks {A}] -to [get_clocks {B}] сбивают с толку компилятор. Отсюда и отсутствие ворнингов о том, что констрейны выполнены. Сам не раз натыкался на подобное.

Если честно, то не понял ничего.

Сейчас смотрю altddio_bidir

Я высказал предположение о том, почему квартус не ругается на тайминги. Думается мне, что действительно сдвиг не на так, а просто задержка оказалась примерно равна такту, вот сигналтап и показывает вам смещение на такт. Он по другому не умеет. Если у вас в проекте вообще отсутствуют *.sdc файлы, то тогда - другое дело.