На счёт "PLL ничего про Вашу входную частоту не знает, а все делает на делении и умножении простых чисел" не согласен, иначе зачем он её спрашивает в визарде ?

А вообще, покажите, пожалуйста, где "предупреждает" и где "нарисованы".

Для того, чтобы расчитать множители. Прочитайте про реконфигурацию PLL - входная частота там действительно внутри нигде не хранится.

Т.е. я правильно Вас понимаю, что сгенерив ПЛЛ на деление входного клока 100МГц пополам, и подав на вход ПЛЛ 50МГц клок - я получу на выходе свои 25? надёжные ?

Нет, вы понимаете неправильно. Дело в том, что задавая эти множители необходимо поддерживать частоту VCO PLL в определенных пределах. То есть, чем ниже входная частота, тем выше необходимо задавать M. То есть если для некоторой входной частоты вам визард насчитал M/N как, допустим, 12/10 - сокращать эту дробь до 6/5 нельзя (как правило). Вобщем там в визарде есть VCO freq - поиграйтесь с разными коэффицентами и посмотрите.

спасиб, не обратил внимания что клок DDR (в 2 раза медленее).
Получается что сдвиговый регистр в LVDS приемнике циклона (а в циклоне он реализуется просто на обычной логике) может работать на частоте 437.5 МГц?
А более 800Mbs получается за счёт DDR модулей в I/O правильно ?

Всё правильно видеосенсор :-) с 16 выходами данных, 1- синхронизация и клок.
На счёт синхронизации Вы имеете вииду bitslip control (rx_data_align) ?
Тоже склоняюсь к использованию визарда altlvds, тем более в первый раз.

Частоту задаю я сам (всё о ней знаю), а сенсор уже выдает данные в нужной фазе со своим клоком (но частота та, что я задал).
На счёт "PLL ничего про Вашу входную частоту не знает, а все делает на делении и умножении простых чисел" не согласен, иначе зачем он её спрашивает в визарде ?
Кроме того провел эксперимент: сделал две ПЛЛ с одинаковыми коэфициентами умножения/деления но разными частотами, и посмотрел advanced настройки.
Так вот разные внутренние параметры (VCO phase tap for M counter, VCO post scale counter, .....) у ПЛЛ-ек получились разные, так что не всё равно какую частоту на ПЛЛ подавать
(при одинаковых коэфициентах умножения/деления но для разных входных частот создаются разные ПЛЛ)

Частоту задаю я сам (всё о ней знаю), а сенсор уже выдает данные в нужной фазе со своим клоком (но частота та, что я задал).
На счёт "PLL ничего про Вашу входную частоту не знает, а все делает на делении и умножении простых чисел" не согласен, иначе зачем он её спрашивает в визарде ?
Кроме того провел эксперимент: сделал две ПЛЛ с одинаковыми коэфициентами умножения/деления но разными частотами, и посмотрел advanced настройки.
Так вот разные внутренние параметры (VCO phase tap for M counter, VCO post scale counter, .....) у ПЛЛ-ек получились разные, так что не всё равно какую частоту на ПЛЛ подавать
(при одинаковых коэфициентах умножения/деления но для разных входных частот создаются разные ПЛЛ)

CMOSIS На 2Mp или 4?

Как запасной "аэродром" посмотрите этот чип, spi завсегда легче программить, чем мегу.
И не забудте отписать результат, пожалуйста.

Здравствуйте. Кто работал с матрицей CMOSIS CMV4000 подскажите. Подскажите ,с какого момента (относительно чего?) начинать десериализацию данных на контрольном выходе (OUTCTR). Картинку и импульсы синхронизации в принципе получил, но нарушен порядок разрядов.

Непонятно как определить положение IDLE.

...The control channel does not send a training pattern, because it is used to send control information at all time. Word
alignment can be done on this channel when the sensor is idle (not exposing or sending image data). In this case all
bits of the control word are zero, except for bit [9] (= 0010 0000 0000 or 512 decimal)...