реклама на сайте
подробности

 
 
2 страниц V   1 2 >  
Reply to this topicStart new topic
> Post Palce And Route Simulation, ModelSim 6.5SE выдает ошибку.
AlphaMil
сообщение Jan 13 2011, 13:18
Сообщение #1


Частый гость
**

Группа: Участник
Сообщений: 135
Регистрация: 1-01-10
Из: Минск, Беларусь
Пользователь №: 54 588



Библиотеки откомпилировал. Функциональное моделирование - без проблем. А вот с учетом размещения не получается. ModelSim выдает следующее:
# ** Error: VideoMemoryController.vf(151): Module 'GND' is not defined.
# ** Error: VideoMemoryController.vf(152): Module 'GND' is not defined.
# ** Error: VideoMemoryController/Cores/VideoRowInBuff.v(137): Module 'BLK_MEM_GEN_V4_1' is not defined.
# ** Error: VideoMemoryController/Cores/VideoRowInBuff.v(137): Module 'BLK_MEM_GEN_V4_1' is not defined.
# ** Error: VideoMemoryController/Cores/DDRMemoryIntf/user_design/rtl/DDRMemoryIntf_controller_0.v(656): Module 'FD' is not defined.
# ** Error: VideoMemoryController/Cores/DDRMemoryIntf/user_design/rtl/DDRMemoryIntf_rd_gray_cntr.v(103): Module 'FDRE' is not defined.
# ** Error: VideoMemoryController/Cores/DDRMemoryIntf/user_design/rtl/DDRMemoryIntf_rd_gray_cntr.v(112): Module 'FDRE' is not defined.
# ** Error: VideoMemoryController/Cores/DDRMemoryIntf/user_design/rtl/DDRMemoryIntf_rd_gray_cntr.v(121): Module 'FDRE' is not defined.
Т.Е. проблема с корками???
Go to the top of the page
 
+Quote Post
bogaev_roman
сообщение Jan 13 2011, 13:31
Сообщение #2


Профессионал
*****

Группа: Свой
Сообщений: 1 088
Регистрация: 20-10-09
Из: Химки
Пользователь №: 53 082



Цитата(AlphaMil @ Jan 13 2011, 19:18) *
# ** Error: VideoMemoryController/Cores/DDRMemoryIntf/user_design/rtl/DDRMemoryIntf_rd_gray_cntr.v(121): Module 'FDRE' is not defined.
Т.Е. проблема с корками???

Ну Вы скомпилируйте библиотеки с примитивами сначала, он в данном случае не находит библиотеку триггера. Altera используете?
Go to the top of the page
 
+Quote Post
AlphaMil
сообщение Jan 13 2011, 14:05
Сообщение #3


Частый гость
**

Группа: Участник
Сообщений: 135
Регистрация: 1-01-10
Из: Минск, Беларусь
Пользователь №: 54 588



Цитата(bogaev_roman @ Jan 13 2011, 18:31) *
Ну Вы скомпилируйте библиотеки с примитивами сначала, он в данном случае не находит библиотеку триггера. Altera используете?


Использую Xilinx ISE 12. Вроде скомпилированы библиотеки и функционального моделирования и с учетом таймингов. Если бы библиотеки небыли скомпилированы, функциональное моделирование выдавало бы тоже ошибку. Или я не прав?
Go to the top of the page
 
+Quote Post
Kuzmi4
сообщение Jan 13 2011, 14:08
Сообщение #4


Гуру
******

Группа: Свой
Сообщений: 3 304
Регистрация: 13-02-07
Из: 55°55′5″ 37°52′16″
Пользователь №: 25 329



2 AlphaMil
их кроме компилирования нужно "показать" MS а так же "включить"
Код
-L
при симуляции
Go to the top of the page
 
+Quote Post
AlphaMil
сообщение Jan 13 2011, 14:34
Сообщение #5


Частый гость
**

Группа: Участник
Сообщений: 135
Регистрация: 1-01-10
Из: Минск, Беларусь
Пользователь №: 54 588



Код
-L

Это и есть "показать" и "включить"?
У меня этот параметр передается.
Go to the top of the page
 
+Quote Post
Kuzmi4
сообщение Jan 13 2011, 14:44
Сообщение #6


Гуру
******

Группа: Свой
Сообщений: 3 304
Регистрация: 13-02-07
Из: 55°55′5″ 37°52′16″
Пользователь №: 25 329



инспектируйте окно Library и делайте выводы wink.gif
Go to the top of the page
 
+Quote Post
AlphaMil
сообщение Jan 13 2011, 15:26
Сообщение #7


Частый гость
**

Группа: Участник
Сообщений: 135
Регистрация: 1-01-10
Из: Минск, Беларусь
Пользователь №: 54 588



Не получается - не идит этих модулей.
Может путь к simprims_ver надо где-то прописать?
Go to the top of the page
 
+Quote Post
AlphaMil
сообщение Jan 14 2011, 21:16
Сообщение #8


Частый гость
**

Группа: Участник
Сообщений: 135
Регистрация: 1-01-10
Из: Минск, Беларусь
Пользователь №: 54 588



Посмотрел папку simprims_ver - там все примитивы с префиксом x_ (аля x_buf). В проекте есть места, где используются примитивы явно, т.е. указано:
LUT4 #
(
.INIT (16'hf3c0)
)
one
(
.I0 (HIGH),
.I1 (sel_in[4]),
.I2 (delay5),
.I3 (clk_in),
.O (clk_out)
);
Как я понял - при Post Place and Route симуляции ругается именно на отсутствие моделей этих примитивов. Ведь LUT4 должен называться x_LUT4??? Попробовал изменить - не синтезирует. Помогите, что делать?
Go to the top of the page
 
+Quote Post
AlphaMil
сообщение Jan 15 2011, 12:06
Сообщение #9


Частый гость
**

Группа: Участник
Сообщений: 135
Регистрация: 1-01-10
Из: Минск, Беларусь
Пользователь №: 54 588



Да и вообще, не понятно зачем среде моделирования при Post Place and Route моделировании исходныки на Verilog или VHDL? Ведь все, что в них уже реализовано в кристалле? Бери себе примитивы кристалла и работай с ними...
Go to the top of the page
 
+Quote Post
DevL
сообщение Jan 17 2011, 21:57
Сообщение #10


Местный
***

Группа: Свой
Сообщений: 254
Регистрация: 23-10-10
Из: астрал
Пользователь №: 60 371



Цитата(AlphaMil @ Jan 15 2011, 13:06) *
Да и вообще, не понятно зачем среде моделирования при Post Place and Route моделировании исходныки на Verilog или VHDL? Ведь все, что в них уже реализовано в кристалле? Бери себе примитивы кристалла и работай с ними...


как я представляю - gate way netlist надо брать?
Go to the top of the page
 
+Quote Post
AlphaMil
сообщение Jan 18 2011, 20:42
Сообщение #11


Частый гость
**

Группа: Участник
Сообщений: 135
Регистрация: 1-01-10
Из: Минск, Беларусь
Пользователь №: 54 588



Я не знаю честно говоря что он должен брать... Я лишь высказал свое мнение. На самом деле - зачем ему исходники?













Go to the top of the page
 
+Quote Post
Krys
сообщение Jan 19 2011, 08:53
Сообщение #12


Гуру
******

Группа: Свой
Сообщений: 2 002
Регистрация: 17-01-06
Из: Томск, Россия
Пользователь №: 13 271



библиотека simprim использует примитивы для временной симуляции. Они называются с префиксом х_. Библиотека unisim содержит примитивы для функциональной (поведенческой) симуляции.
При временной симуляции имплементатор перелопачивает ваш допустим верилог-файл исходника в другой верилог-файл симуляции, в котором перечислены исключительно примитивы с префиксом х_. Также имплементатор подготавливает некий файл, в котором для каждого конкретного экземпляра примитива заданы задержки, которые он вносит.
Для временной симуляции не требуется сам исходник, но требуется верилог-файл с примитивами х_ и с задержками. А также библиотека simprim.
Для функциональной симуляции требуется только исходник и библиотека unisim (и то - если в исходнике используются из неё примитивы. Если не используются - то библиотека не нужна).
Надеюсь, немножко внёс ясность в Ваши вопросы. Если что - спрашивайте. Я недавно с этим разобрался.


--------------------
Зная себе цену, нужно ещё и пользоваться спросом...
Go to the top of the page
 
+Quote Post
AlphaMil
сообщение Jan 19 2011, 13:21
Сообщение #13


Частый гость
**

Группа: Участник
Сообщений: 135
Регистрация: 1-01-10
Из: Минск, Беларусь
Пользователь №: 54 588



Krys, спасибо большое. Начинает проясняться. Только не ясно как автоматически создавать дополнительный файл. Или ручками? И на каком этапе и как его подключать вместо основного исходника. Вообще вся загвоздка с ядром памяти ddr от Xilinx.
Go to the top of the page
 
+Quote Post
slawikg
сообщение Jan 19 2011, 18:53
Сообщение #14


Частый гость
**

Группа: Свой
Сообщений: 135
Регистрация: 31-07-06
Пользователь №: 19 224



Цитата(AlphaMil @ Jan 19 2011, 16:21) *
Krys, спасибо большое. Начинает проясняться. Только не ясно как автоматически создавать дополнительный файл. Или ручками? И на каком этапе и как его подключать вместо основного исходника. Вообще вся загвоздка с ядром памяти ddr от Xilinx.


Ядро памяти ddr должно быть в составе gate way netlis. В квртусе есть пункт меню EDA GaTe level simulatin, что то такое же должно быть в ISE.
Go to the top of the page
 
+Quote Post
Krys
сообщение Jan 20 2011, 10:12
Сообщение #15


Гуру
******

Группа: Свой
Сообщений: 2 002
Регистрация: 17-01-06
Из: Томск, Россия
Пользователь №: 13 271



Цитата(AlphaMil @ Jan 19 2011, 19:21) *
Krys, спасибо большое. Начинает проясняться. Только не ясно как автоматически создавать дополнительный файл. Или ручками? И на каком этапе и как его подключать вместо основного исходника.
Я работаю в Active-HDL (с ПЛИС Xilinx), поэтому скажем по ISE не посоветую. Появляется этот файл после операции Implementation. В Active-HDL он называется для проекта с любым именем одинаково - time_sim.v. Этот файл создаётся автоматически (по крайней мере в Active-HDL, но он вызывает всё равно утилитки из ISE, своего имплементатора у него нету). Возможно, нужно поставить определённую галочку. А возможно, он уже и так у Вас создаётся. Поищите, может сами догадаетесь, под каким именем он скрывается. Но расширение точно *.v (для верилога).

Цитата(AlphaMil @ Jan 19 2011, 19:21) *
Вообще вся загвоздка с ядром памяти ddr от Xilinx.
А что не так? Я ядра симулил, но не скажу, что много. Поэтому некоторых ошибок мог не встречать. Ядро DDR симулить не доводилось.


--------------------
Зная себе цену, нужно ещё и пользоваться спросом...
Go to the top of the page
 
+Quote Post

2 страниц V   1 2 >
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 11th July 2025 - 14:28
Рейтинг@Mail.ru


Страница сгенерированна за 0.01491 секунд с 7
ELECTRONIX ©2004-2016