Цитата(balk @ Mar 1 2011, 19:30)

-устанавливаются ли в особой последовательности биты регистра DRAMACCESSCONTROL (20h),
регенерация нужна?
У меня последовательность такая:
- перед инициализицией всех остальных регистров контроллера SDRAM - 00h
в самом конце последовательно с небольшими паузами:
- Enable power up (04h)
- Enable DRAM setmode cycle (80h)
- Enable DRAM refresh; Enable Input & Output (29h)
Цитата(balk @ Mar 1 2011, 19:30)

-насколь принципиально выставлять FIFO LEVEL (22h,23h)
В обоих стоит 04h. Насколько принципиально - не помню

Цитата(balk @ Mar 1 2011, 19:30)

-в каких попугаях задуман DRAMMINREFRESH (28h)
В периодах VSYNC. В обычном случае (64мс) это будет 3 периода для 60Hz VSYNC. Но можно просто записать 1, это не принципиально.
Цитата(balk @ Mar 1 2011, 19:30)

интересно. AverLogic вообще заинтересованы в применении своих микросхем?
зачем так затуманивать документацию?
Вопрос скорее риторический. Меня выручало ручное изменение регистров в реальном времени методом тыка - это оказалось более эффективно, чем задавать вопросы поддержке.