А вы гляньте как эти земли и питания раскиданы по корпусу _http://www.atmel.com/dyn/resources/prod_documents/6384s.pdf
В 2-х слоях, если почти полностью задействованы ноги, это не "легко выводится". Для двух слоев atmel придумали специальный изврат - 247-ball TFBGA.

Насчет тантала не могу сказать (если уж сильно надо, предпочитаю керамику 1,0 - 10 мкФ ставить), керамика 0603 влезет.
P.S. Не забывайте, что по углам можно и третий ряд наружу тянуть без ПО.

Неиспользуемые пины МК: A9,A12,A13,A14,B7,B8,B9,C9,C15,D15,R1,T1
Всего - 12 шт, это 5.5% от 217 шт. Т. е., задействовано 94.5% выводов МК.



Пинов с питанием - 43 шт. (включая BMS и TST, которые подключены к 3.3 В и общей цепи непосредственно).
Выложил новую картинку.
Все цепи питающих пинов - выделены цветом (кроме желтого и зеленого).



Не хотелось бы на GND слое трассировать сигнальные цепи...

С нормальными нормами вполне выводится:


У атмела есть appnote с примерами, посвященная в том числе и трассировке 9260/9X/9G20.

Правда, если нужны минимальные габариты, слоев придется все же добавить.

Опять же - с какими технологическими возможностями?
С теми, которые я указал?

Прелесть не в том, раскиданы или нет, а в том, что место занимается только под ПО
- канал для дорожки наружу остается.

Чтобы прекратить дальнейшие разговоры на тему легко-трудно, предлагаю пари: ТС дает кусок pcb
с корпусом и со связями, я завтра утром (до 8-00 msk) выкладываю этот кусок разведенным - всё,
что не относится к POWER и GND - будет выведено в двух слоях. Предлагайте ставку.


Да

Да зачем? Тем более aaarrr уже показал что это сделать можно. Только нормы надо подправить, чтобы проводник между 2-мя ПО проходил. Но согласитесь что это не легко.

Да и поправить-то нужно совсем немного. Вполне возможно, что вопрос решается одним телефонным звонком изготовителю.

Здесь ключевые слова "нормы надо поправить" . То, что показал aaarrr - это разводка для одних технологических норм. Для других разводка может выглядеть совершенно по другому (как раз наш случай).


Соглашусь. На один вечер работы не особо напрягаясь - это не легко .

В целом, наверное итог такой - на 4-х слоях это сделать можно. Но есть но: про расположение SDRAM друг над другом, для высокой плотности, можно забыть. Иначе придется делать большой отступ от процессора до памяти чтобы дорожки можно развести. Но тогда высокая плотность исчезнет. Я правда весь в сомнениях - можно ли будет сделать SDRAM друг над другом и на 6-ти слойной плате. С TSSOP наверно можно, а вот с BGA...
З.Ы правда есть память с отзеркаленной разпиновкой ног... Может быть это "спасет отца русской демократии"(с)

Вы имеете ввиду нормы, приведенные в http://electronix.ru/forum/index.php?showt...st&p=906695 ?
Можете посоветовать производителя ПП под данную задачу?



8 слоев?
Да и проводник/зазор у них другие, как я понимаю.
Видел я...



Согласен.



Общались по электронной почте с производителем.
Получили цифры 0.12 (проводник/зазор) и 0.5 (мин. КП) мм.
И как может повлиять телефонный звонок, интересно?

Делал на 4-х слойной плате: с одной стороны 2хBGA (как раз SDRAM), с обратной стороны - TSSOP48+ вся обвязка

Вот здесь память одна над другой (TSSOP, как и у нас).
Правда слоев - 8.
Про проводник/зазор/КП неизвестно...
Сейчас память разместил на одном слое.



Если несложно, посоветуйте, пожалуйста, такую память

В 4 слоя можно уложиться.
Тут скорее технологические ограничения будут со стороны МАХ возможной плотности установки корпусов

pcbtech, правда прям сейчас почему-то сайт лежит. Первый раз такое вижу.
Мы делаем у них - проводник/зазор 0,1/0,1. ПО 0,45/0,25.

Про память: Я никогда всерьез не интересовался. Видел что такое есть, специально чтобы память с 2-х сторон ставить, но насколько оно "доставабельно" не знаю. Гляньте у микрона или самсунга.