По-хорошему для всех DDR желательно дампинг резистор + терминирующий резистор
Но встречал проекты как вообще без них, так и только с дампинг резисторами.

В одном проекте далалось вообще без резисторов - просто повторили топологию на референсном ките.
В другом (более серьезном), несмотря на референсный проект, решили перестраховаться - сделали по полной.
В обоих случаях работает.

На самом деле догмы нет - рекомендации производителя и гиперлинкс помогут.

Да можно и не прислушиваться. Я на абсолют не претендую. Просто уже десятка полтора-два проектов с ДДР2 сделаны без выравниваний и все работает, причем в сериях работает. Поэтому писал исходя из собственного опыта(положительного) и здравого смысла. Ну и когда-то моделировал немного это дело, точных результатов не помню, но перебор с требованиями выравнивать до 100 милсов виден был сразу. Можете сами помоделить, убедиться.
Вот насчет ДДР3 уже не буду так писать - там временной бюджет значительно жестче и выравнивать реально необходимо. Но там и топология другая, там кроме данных еще и адреса нужно ровнять. В общем уже другая картина.

Скрины примеров трассировки ДДР2:

[attachment=54772:DDR2_800_1.PNG]

[attachment=54773:DDR2_800_2.PNG]

[attachment=54774:DDR2_800_3.PNG]

[attachment=54775:DDR2_800_4.PNG]

Спасибо большое! Чувствую облегчение, когда понимаю, что выравнивание можно не делать
Какой у вас был разброс длин проводников максимальный? Какую-то диф пару, клок наверное, вижу вы всетаки равняли.
И как у вас получается что линии выходят идеально паралельно из кристала? Или это ПЛИС? Потому-что у меня из-под процессора совсем другой порядок линий чем на ИС памяти, возникают переплетения с переходами на альтернативные слои для разводки. У вас все как-то уж очень идеально)

Сообщение отредактировал _Макс - Mar 25 2011, 17:00

Открою страшную тайну... данные можно перемешивать в пределах группы LDQS или UDQS, например :-)
Тогда и красиво все ляжет... Кроме этого, LDQS и UDQS можно менять местами вместе с данными, к которым они относятся...
Поговорите со схемотехником - за пачку коньяка или литр сигарет пойдет навстречу :-)

Вы гений!
Как это правильно настроить в AD? У меня всегда было туго со свапингом.

Нет, в этих случаях никаких свапингов не делалось. Все подключено как предусмотрено. Просто производители процов делают оптимальный пинаут для проектирования ПП с минимумом слоев. Собственно все скрины кроме одного сделаны с 4-х слойных плат. Только одна 6-ти слойка, но память как раз на топе-боттоме разведена, остальные слои для нее не использовались, они в другом месте нужны.
А вот пример памяти c FPGA, здесь уже 6 слоев использовано, разброс длин порядка 12мм:

[attachment=54793:ddr2_fpga.PNG]

Стоит или не стоит заливать область коннекта DDR2 земляным полигоном? Может ли это повлиять на волновое сопротивление и ухудшить целостность сигнала? Если да, то каким должен быть зазор?

Нет, наоборот, во всех дизайнах залитая сторона платы(обычно боттом) вырезается в области трассировки ДДР2.

Ага, я себе тоже вырезал. Только залил две стороны платы, больше, должно быть лучше))

Переходные отверстия на каких линиях DDR2 стоит открыть от маски на прототипе? Может ли помочь подобное если вдруг не заработает и какие именно линии? Это вопрос опыта, думаю сможет ответить тот, у кого такой неудачный опыт был.

эээ, а чем должно помочь открытие-неоткрытие переходных на трассах DDR2?

Видимо Макс не хочет процарапывать маску на плате при проведении всяких настроечных работ. Но по-моему прототип для этого как раз и предназначен. А вообще можно и все переходные открыть (ну кроме расположенных под BGA естественно), но смысла в этом видимо нет.

Именно, расцарапывать маску не хочется да и таким способом легко повредить дорожку. Но у меня вопрос в другом. Что мне даст доступ к трассам если DDR2 не заработает? Какой будет в этом случае алгоритм поиска неисправности и будет ли в этом участвовать анализ дорожек осциллографом? Хотя у меня он только на 50 Мгц полосы, но может где-то получше попрошу
Просто бестолку открывать маску не хочется, чтобы потом снова не платить за новые шаблоны на маску т.к. в серию лучше идти без открытых via, так красивее

в продолжении темы ....
Есть ряд вопросов ..

изучаю как ДДР2 подключен к одному из рефернс дизайнов , узрел такой вот вариант разводки синхро-сигналов (см картинку)
Смущает то, что дифпара DCLK разведена очень тщательно, а вот дифпары DQS1 и DQS0 вообще как будто и не дифпары вовсе (непонятно чего добивались таким выравниванием)

Ваши предположения ...
Есть какой то глубинный смысл ? чего я не знаю ?

И к стати, в приведенных выше примерах разводки, от Uree например, не вижу чтобы синхронизации было уделено отдельное внимание ...
Это исходит от предположения что на таких коротких дистанциях в принципе можно забить?

Использовались ли спец материалы ? типа роджерса для изготовления плат или на FR4 всё сделано ?

Буду рад любым советам