Доброго времени суток!
Вот столкнулся с проблемой трассировки интерфейса DDR-2 памяти, в частности вопрос - так как линии адреса и контроля (A0-A13, RAS, CAS, BA0-BA2 и др.) относятся к классу SDR, нужно ли их уравновешивать по "клоку" относительно длины проводников?

Заранее благодарен за помощь!

Посмотрите - может пригодится
"Hardware and Layout Design
Considerations for DDR2 SDRAM
Memory Interfaces"

Вообще, рекомендации по разводке DDR2 у разных производителей разные и многое зависит от особенностей реализации и возможных проблем конкретного контроллера памяти. Так что лучше сначала обратиться к родной документации и референс-дизайнам, если они доступны.

Если в лоб, то Вы можете сделать расфазировку в 2 раза больше, чем для шины данных.

А так - зависит от фронта и тактовых частот, от количества нагрузок на линии: чип, пара чипов, модуль, группа модулей. Если у вас один чип, и общая длина трасс не превышает 2 дюймов, то можете рискнуть и не выравнивать. По крайней мере это актуально для DDR, и в большинстве документов, которые я читал было так написано.

В жизни лучше расчет. Посмотрите на перекос фаз контроллера памяти на этих линиях, посмотрите время установления, время удержания ... Из этих цифр вы можете расчитать окно данных, в котором можно защелкивать данные без ошибок. Если оно большое, то незначительный перекос в шине адреса и сигналов управления по идее не должен сыграть большой роли. Обычно для расчета я пользуюсь простой формулой: 6.5...7 пс/мм - это время задержки при прохождении фронта по микрополосковой линии передачи на FR-4 с зеленкой. Весьма просто.

Если у вас группа модулей или чипов, то тут всё хуже. При прохождении данных через модуль/чип емкость входа уменьшает крутизну сигнала, и следующий чип получит более расплывчатый фронт. Это актуально для шлейфовой топологии с ответвлениями. Тут лучше моделировать и смотреть глазковые диаграммы. Иначе это будет гадание на кофейной гуще. Можете сделать предварительный расчет влияния емкости буфера по [1]. Но на деле линейная емкость вывода взятая из документации отличается от нелинейной емкости с паразитными параметрами вывода в IBIS модели. IBIS придает моделированию существенно больший звон чем просто линейная емкость.

Кроме выравнивания подумайте о стеке слоев ПП, густоте расположения via при переходе с одного опорного слоя на другой, расположении блокировочных конденсаторов, возможных кросс помехах между близко расположенными линиями и ЭМС, если она для вас критична.

1. Г. Джонсон М. Грэхэм "Конструирование высокоскоростных цифровых устройств. Начальный курс черной магии".

Господа, благодарю всех за помощь! Информация которой вы поделились, весьма полезна!

Рекомендации конкретного производителя процессора или ПЛИС без сомнения важны, но я считаю, что также стоит иметь ввиду рекомендации производителя микросхем памяти. Вот например рекомендации по трассировке DDR2 от Micron.

Не понятно мне что делать с этой DDR2. C одной стороны имеем теорию от ti и фотографию embest-овской платы с резисторами, с другой стороны видим на фотографии boardcon-овской платы резисторов нет. Подкиньте пожалуйста ещё информации для размышления (может схемку кита какого-нибудь).

Встечал несколько референс-дизайнов - тоже без резисторов.
В основном это дизайны с 1 чипом DDR-2. Встречал и с 1-м чипом и резисторами
Сам ставил в свои проекты как надо, в конечном счете их можно и не паять.

Вообщем - HyperLynx Вам поможет.

Гиперлинк это само собой.П Просто нужно знать примерно что от него ожидать: какие правила применять к группам цепей и какой результат должен получиться.

У микросхем памяти DDR2 (micron) оказывается внутренние резисторы есть терминирующие. Их ножкой включать и отключать можно.

Есть, но только на сигналах данных, если память не изменяет.

В Гипере уже подумали за нас. Там есть визард готовый под моделирование DDR.
Он в отчете все и скажет (overshot\undershot и т.п.)
Я один раз запускал его когда-то давно - вроде все ясно-понятно.

Укажите на принципиальные отличия (если таковые есть) в подходе проектирования платы под DDR и под DDR2. Вот подробнейший мануал для DDR. На что мне нужно обратить внимание?

У меня в трассах длина колеблется от 14 до 24 мм. Память DDR2-333. В даташите на проц. написано, что нужно выравнивать до 2.54 мм. Так ли это важно на таких частотах? Ведь 10мм это 6*10 = 60пс. Период клока - 6нс. Так ли важен этот 1%? Может обойтись без выравнивания? Ведь каждый изгиб на трассе это отражение, а резисторов у меня нет. Что скажете? Чем рискнуть, целостностью сигналов или задержкой?

Да хотя бы на то, что в DDR2 терминация по данным встроенная...
Учите матчасть

По-моему 10 мм (в 4 раза больше нормы) это многовато. Ведь даташиты на процы не дураки пишут и про все эти периоды клоков и скорости распространения сигналов им известно. Для микросхем памяти тоже подобные разбросы указаны.
Вот здесь как раз обсуждали http://electronix.ru/forum/index.php?showt...=58631&st=0 DDR-2 и есть там мнения, что "реально и равнять не надо", но я бы не стал к ним прислушиваться. А резисторы для DDR-2 вроде и не требуются.

По-хорошему для всех DDR желательно дампинг резистор + терминирующий резистор
Но встречал проекты как вообще без них, так и только с дампинг резисторами.

В одном проекте далалось вообще без резисторов - просто повторили топологию на референсном ките.
В другом (более серьезном), несмотря на референсный проект, решили перестраховаться - сделали по полной.
В обоих случаях работает.

На самом деле догмы нет - рекомендации производителя и гиперлинкс помогут.

Да можно и не прислушиваться. Я на абсолют не претендую. Просто уже десятка полтора-два проектов с ДДР2 сделаны без выравниваний и все работает, причем в сериях работает. Поэтому писал исходя из собственного опыта(положительного) и здравого смысла. Ну и когда-то моделировал немного это дело, точных результатов не помню, но перебор с требованиями выравнивать до 100 милсов виден был сразу. Можете сами помоделить, убедиться.
Вот насчет ДДР3 уже не буду так писать - там временной бюджет значительно жестче и выравнивать реально необходимо. Но там и топология другая, там кроме данных еще и адреса нужно ровнять. В общем уже другая картина.

Скрины примеров трассировки ДДР2:

Нажмите для просмотра прикрепленного файла

Нажмите для просмотра прикрепленного файла

Нажмите для просмотра прикрепленного файла

Нажмите для просмотра прикрепленного файла

Спасибо большое! Чувствую облегчение, когда понимаю, что выравнивание можно не делать
Какой у вас был разброс длин проводников максимальный? Какую-то диф пару, клок наверное, вижу вы всетаки равняли.
И как у вас получается что линии выходят идеально паралельно из кристала? Или это ПЛИС? Потому-что у меня из-под процессора совсем другой порядок линий чем на ИС памяти, возникают переплетения с переходами на альтернативные слои для разводки. У вас все как-то уж очень идеально)

Открою страшную тайну... данные можно перемешивать в пределах группы LDQS или UDQS, например :-)
Тогда и красиво все ляжет... Кроме этого, LDQS и UDQS можно менять местами вместе с данными, к которым они относятся...
Поговорите со схемотехником - за пачку коньяка или литр сигарет пойдет навстречу :-)

Вы гений!
Как это правильно настроить в AD? У меня всегда было туго со свапингом.

Нет, в этих случаях никаких свапингов не делалось. Все подключено как предусмотрено. Просто производители процов делают оптимальный пинаут для проектирования ПП с минимумом слоев. Собственно все скрины кроме одного сделаны с 4-х слойных плат. Только одна 6-ти слойка, но память как раз на топе-боттоме разведена, остальные слои для нее не использовались, они в другом месте нужны.
А вот пример памяти c FPGA, здесь уже 6 слоев использовано, разброс длин порядка 12мм:

Нажмите для просмотра прикрепленного файла

Стоит или не стоит заливать область коннекта DDR2 земляным полигоном? Может ли это повлиять на волновое сопротивление и ухудшить целостность сигнала? Если да, то каким должен быть зазор?

Нет, наоборот, во всех дизайнах залитая сторона платы(обычно боттом) вырезается в области трассировки ДДР2.

Ага, я себе тоже вырезал. Только залил две стороны платы, больше, должно быть лучше))

Переходные отверстия на каких линиях DDR2 стоит открыть от маски на прототипе? Может ли помочь подобное если вдруг не заработает и какие именно линии? Это вопрос опыта, думаю сможет ответить тот, у кого такой неудачный опыт был.

эээ, а чем должно помочь открытие-неоткрытие переходных на трассах DDR2?

Видимо Макс не хочет процарапывать маску на плате при проведении всяких настроечных работ. Но по-моему прототип для этого как раз и предназначен. А вообще можно и все переходные открыть (ну кроме расположенных под BGA естественно), но смысла в этом видимо нет.

Именно, расцарапывать маску не хочется да и таким способом легко повредить дорожку. Но у меня вопрос в другом. Что мне даст доступ к трассам если DDR2 не заработает? Какой будет в этом случае алгоритм поиска неисправности и будет ли в этом участвовать анализ дорожек осциллографом? Хотя у меня он только на 50 Мгц полосы, но может где-то получше попрошу
Просто бестолку открывать маску не хочется, чтобы потом снова не платить за новые шаблоны на маску т.к. в серию лучше идти без открытых via, так красивее

в продолжении темы ....
Есть ряд вопросов ..

изучаю как ДДР2 подключен к одному из рефернс дизайнов , узрел такой вот вариант разводки синхро-сигналов (см картинку)
Смущает то, что дифпара DCLK разведена очень тщательно, а вот дифпары DQS1 и DQS0 вообще как будто и не дифпары вовсе (непонятно чего добивались таким выравниванием)

Ваши предположения ...
Есть какой то глубинный смысл ? чего я не знаю ?

И к стати, в приведенных выше примерах разводки, от Uree например, не вижу чтобы синхронизации было уделено отдельное внимание ...
Это исходит от предположения что на таких коротких дистанциях в принципе можно забить?

Использовались ли спец материалы ? типа роджерса для изготовления плат или на FR4 всё сделано ?

Буду рад любым советам

Такое впечатление, что конструктор референса рекомендаций ДДР-2 не видел в принципе... Оно конечно можно попробовать, но я бы так рисковать не стал...
Какой именно синхронизации Вы не увидели в моих дизайнах? Я ведь уже писал - как правило разброс длин/времен без каких-либо доп.мер укладывается в допустимые границы. Зачем же я буду крутить дополнительный "колбасы"?
И никаких спец. материалов, обычный FR-4 во всех дизайнах. Ну может быть высокотемпературный, но не уверен.

А как же волновое сопротивление ?

Ведь очень важно (судя по многим рекомендациям) выдержать сопротивление дифпары 100 ом а проводника 50 ом. ...
Если не секрет какой стек слоёв используете ? точнее даже не весь стек интересует , а размеры проводника (высота ширина ) и расстояние до опорного слоя ?

Это кому вопрос - мне или неизвестному референс-дизайнеру?



Оптимально-минималистический Медь 35мкм, препрег ~0.12мм. Одиночные трассы 0.125мм - 60 Ом импеданс. Пары 0.125/0.175мм трасса/зазор - 103 Ома. Это все рассчетное, понятное дело. В производстве где-то так же и получается.
А насчет выдержать и особенно 50 Ом - помоделируйте на разных импедансах одну и ту же пару драйвер-приемник. Разница конечно есть, но не такая большая, чтобы приводить к неработоспособности памяти. Особенно учитывая специфику дизайнов - процессор, 2-4 чипа памяти, минимальные расстояния, без сложных топологий, наподобие "деревьев" на материнках компов. Ну и без расширенного диапазона рабочих режимов, совместимости кучи разных модулей, оверклокинга и т.п. компутерных наворотов.

Если при трассировке используются тесно связанные дифпары, то получить одновременно простое сопротивление 50 Ом с дифференциальным 100 Ом нереально.
Тесно связанные - где расстояние между парами примерно равно или чуть больше ширины проводников.
Придется выбирать, что важнее.

Вот типа такого у Вас значит .. (см рисунок)
Да.. а я вот кровь из носу пытался чтоб 50 ом и 100 были .. но как заметил vinic действительно надо выбирать.
( или согласится с шириной обычного проводника в 0.2 мм что неприемлемо).

спасибо за советы

ps.
ну и если даже вот тот рефернс дизайн работает, значит заработает без особых проблем (там тоже 0.125 проводник но дифпары 1,6 толщиной и в рекомендациях указывают чтоб по толще клоковые линии были .. ) но сам дизайн не соответствует их же рекомендациям ...

Я уже неоднократно видел референсы, которые не соответствуют рекомендациям самого производителя Причем, что интересно, дальще видел оба варианта развития событий - переделывался референс под рекомендации(хотя работал и без них), и переделывались рекомендации под фактически работающий референс Так что всяко бывает...

А стэк да, похожий. Только позволить себе 6 слоев нет возможности, только 4. И если прибавить в стэке маски на топе-боттоме, то импедансы станут еще больше похожими на правду.

Слабосвязанные пары можно разъединить и вести отдельно (ну скажем до пина разъема) и обрыв одного проводника можно пережить. С сильно свзязанными такое не пройдет )), зато они занимают по ширине меньше места.

Интересная тема про слабосвязанные дифф. пары.
В референс дизайнах, которые мне попадались, использовались сильно связанные дифф. пары, при том что сигналы разводились в этом же слое.
Соответственно импеданс соблюдался, только для одного типа проводников ( дифф. пара, одиночный провод). Сильно связанная дифф пара имеет большею помехозащищённость. Так что может быть лучше, защитить сигнал от перекрёстных помех, нежели соблюсти импеданс.

Это с чего вдруг нельзя соблюдать все требуемые импедансы на одном слое? Хотя ВСЕ конечно трудно(попробуйте сделать например 10 Ом или 150 Ом), но обычно используемые - точно можно.

Стандартный пример, шаг BGA 1 мм, VIA 0,6/0,3, трасса 0,13 .
т е ширину и толщину фольги мы уже не меняем. как сделать 50 Ом на одиночном и 100 на дифф паре. в одном слое?
Выше об этом уже писали...

Я так понял, что сильносвязанные повсюду используются только потому, что у них расстояние меньше, и они повсюду пролезают. Я сейчас делаю проект, где есть микс из тех и других, тоже на одном слое.

А кто запретил менять ширину трасс? И зачем? Считайте, задавайте нужную ширину, нужный зазор и все импедансы будут реализованы.

UREE, я говорю о ситуации описанной выше...

У меня вот получается, что я делаю не так???
Нажмите для просмотра прикрепленного файла

А меня расчет не смущает: одиночное немного больше 50 Ом, при этом дифференциальное чуть меньше 100 Ом.
При этом субъективно я сказал бы, что зазор в 2 раза больше ширины проводника.

Больше даже на 3-х кратный зазор похоже. Поэтому можно начинать спорить, называть ли такую пару сильно связаной, или это уже слабо связаная

Проводник 0,12 зазор 0,3.


А вот вопрос(ко всем), можно ли вообще считать пару сильносвязанной если она лежит над плоскостью земли и часть поля (причем значительная) замыкается на землю, а не на оппозитный проводник? В 90% случаев все платы такие. Я думаю - нет

Кстати, фирма PMC sierra в своих рекомендациях, для SONET/SDH игрушек, требует выдерживать импеданс проводников в паре 50Ом. А про дифф. импеданс не говорит ничего

Мне кажется надо плясать от основ теории: влияют ли параметры одного проводника на характеристику соседнего проводника?
Если да и это надо учитывать, то исходим из того, что тесно связаны.
Банально: главное - нет единой рекомендации, каждый работает с конкретной микросхемой, смотрит принцип работы и рекомендации.
Отсюда строит свой проект.

Подскажите однако, кроме картинок сами проекты поиметь возможно или они засекречены

Моделили в гиперлинке свои шинки? IBIS - моделью на DDR2 (желательно на Micron MT47 ) поделитесь. Не могу выковорить с нета эту ибис модельку. Поэтому и замоделить не могу. Модели других микросхем подсовываю (sdram, ПЛИС ) - ересь получается.