Всем добрый!
Написал проект на VHDL для XILINX Spartan3AN , Короче, осциллограф. Данные из АЦП передаются в ПК по ЮСБ . От ПК по ЮСБ принимаю параметры - кол-во точек, кол-во накоплений , развертку, задержку и т.д.. В принципе все работает, НО! Возникают проблеммы . Например, вывожу внутренний сигнал вовне чипа для тестирования - и все нарушается! ПОЧЕМУ ??? Наверное пишу криво.
Большинство сигналов асинхронны. Есть у меня клок. По какому-то асинхронному событию запускаю счетчик по клоку , формирую нужные сигналы , подаю далее , например суммирую , но все это не стробируется каким-нибудь одним клоком. Всюду слышу : "синхронность,синхронность и еще раз синхронность!" Вот такой единой синхронности у меня таки и нету! Помогите советом!

Так, собственно, чтобы помочь - надо как минимум посмотреть, что Вы написали на VHDL.
Что касается синхронного проектирования...
Для начала посмотрите как работают синхронные счетчики, их структуру, особенно как формируются сигналы разрешения
для разрядов. И сравните с асинхронными. После этого Вам проясниться в каком направлении двигаться в своем проекте.

кажется в симплифае я видел галочку в настройках, которая вылечивает ваши проблемы. типа анализирует цепи, в которых асинхронность и добавляет триггеры для перехода, но уж как она в реальности работает - я незнаю)))

Вопрос.
Каким образом может влиять вывод на "копыто" чипа тестового сигнала, который учавствует ,например, в работе счетчика на работу самого счетчика ?

вывод на pin может менять работу стратегию работы оптимизации при синтезе, так и физическое местоположение триггера.

как то расказывали случай, что при выводе клока на определенную ножку проект не работал стабильно. оказалось что в этом случае DCM перемещался в другой конец кристалла, где видимо были какие то ЭМИ...

DCM не использую, ползуюсь внешним клоком ... Но по сути, похоже происходит то же самое. Кстати, проблемы, связанные с разводкой, пока откланяю, т.к они возникали и на Starter Kit///

Если проект асинхронный - то временные ограничения не проверяются и всё полностью зависит от разводки Place&Route. Типа повезёт не повезёт. Вот вам "везёт" иногда, а иногда нет.
Чтобы везло всегда, нужно задавать констреинты и помаксиму синхронизировать проект.

P.S. помню мы тоже в детстве по глупости подключили 20 сантиметровыми шлейфами от Floppy дисковода АЦП ADC081000, разогнанный до тактовой частоты 1.5ГГц (2 потока по 750МБайт/c в DDR) на отладочной плате от National - к отладочной плате с Virtex4 VFX12. Передавали данные в RS-232 и в ПК, без всяких констреинтов, и даже клок с АЦП подавался на обычный пин с CLOCK DEDICATED ROUTE=false. Но всё работало и синус красивый на экране показывало.
Потом почитали литературу - поумнели, задали констреинты - они естественно не сошлись и синус развалился.

вот фото чудо девайса

внешний клок через PLL прогоняешь?

Спасибо за ответ! Проект в принципе и не собирается , пока в MAP Properties не поставишь галочку на Perform Timing-Driven Packing and Placement . CLOCK DEDICATED ROUTE=false также использовал, когда клоковый сигнал пришлось подать на обычный пин...
А вот ,к моему стыду, не знаю, что такое констреинты. Прошу не пинать, это мой первый проект на VHDL и FPGA ...




Подаю просто на GCLK0 ... Этого недостаточно?

Сформируйте из асинхронного сигнала запуска,синхронный -его и используйте для запуска счетчика

Пробовал (правда не все сигналы). Просто асинхронный сигнал подавал на Д вход Д-триггера, а его стробировал клоком...

мой Вам совет, делайте так со всеми сигналами;-)

...только на 2 последовательно соединенных DFF.

А можно пояснить???


В чем необходимость 2 раза пропустить через Д-Триггер?

Я уже сам писать не буду, пусть теперь Виктор Вам напишет, где об этом написано подробно и на родном языке...