нормальный бесплатный чипскоп будет ?

У чипскопа много "вкусностей" новых будет. В основном они касаются настройки и отладки гигабитных (28,05 Гб у Virtex 7) приемопередатчиков! По части платности не знаю! Да, кстати, ISE Будет еще 3 года поддерживаться! Потом все... А пока следующий апдейт ждите в июне.

Был интересный вопрос-шутка), мол когда в ISE можно будет нормально работать))))

По поводу 3. Если так будет - это будет огромная глупость...
Ракрученный, проверенный бренд взять и поменять на какое-то попсоватое слово... глупо, очень...

А когда планируется "Rodin"?

Они вначале думали тоже самое с Virtex 7 сделать, т.е. придумать что нить новое, но в последний момент отказались от идеи! Типа Virtex - Это лицо компании!

Бета версия Родина скоро будет. Выход в 2012г. Поддержка семейств начиная с 7го. Остальное все в ИСЕ останется!

не поделитесь материалами конференции? если конечно они есть

Silica обещает "централизованно выложить в интернете на следующей неделе".

Что-то не находится...
Или у них еще не началась "новая неделя"
Кто-то располагает материалами? Выложите, пожалуйста.

Попробовал в проект всунуть IP Single DCM SP V9.1i .
Запускаю Xilinx Clocking Wizard.

Input Clock Frequency устанавливаю своих 50MHz,
CLKIN Sourse - External i single,
Feedback Sourse - Internal,
Feedback Value 1x

В итоге:

Attributes for DCM_SP, blkname = DCM_SP_INST
CLK_FEEDBACK = 1X
CLKDV_DIVIDE = 2
CLKFX_DIVIDE = 1
CLKFX_MULTIPLY = 4
CLKIN_DIVIDE_BY_2 = FALSE
CLKIN_PERIOD = 20.000
CLKOUT_PHASE_SHIFT = NONE
DESKEW_ADJUST = SYSTEM_SYNCHRONOUS
DFS_FREQUENCY_MODE = LOW
DLL_FREQUENCY_MODE = LOW
DUTY_CYCLE_CORRECTION = TRUE
FACTORY_JF = 16'hC080
PHASE_SHIFT = 0
STARTUP_WAIT = FALSE

В компоненте (своем) указал только CLKIN i CLKOUT (остальные сигналы пока не нужны).
DCM встал в проект, синтез проходит , а вот потом :

ERROR:NgdBuild:604 - logical block 'DCM_1' with type 'DCM_CLOCK' could not be
resolved. A pin name misspelling can cause this, a missing edif or ngc file,
or the misspelling of a type name. Symbol 'DCM_CLOCK' is not supported in
target 'spartan3a'.

Наверное надо библиотечный компонент использовать?

корегенератор используйте %)

Так я им и воспользовался!(Xilinx Clocking Wizard) Может все потому , что ненужные мне сигналы я просто не вводил в компонент?

Сообщение отредактировал NOVY - Apr 28 2011, 09:26

Выкидывать существующие порты из готового сгенерённого компонента - не есть правильно. Правильно неиспользуемые входы "занулить", выходы оставить болтаться в воздухе.
Путь Macro serach path в настройках Translate должен указывать на ваш NGC файл если вы пользуете связку VHDL(Verilog) wrapper + NGC netlist. Если пользуете коргеновский XCO,
то все эти заморочки не нужны.

Написал :

--------------------

component DCM_CLOCK

port (CLKIN :in std_logic;
RST :in std_logic;
CLK90 :out std_logic;
CLK180 :out std_logic;
CLK270 :out std_logic;
CLKDV :out std_logic;
CLK2X :out std_logic;
CLKFX180 :out std_logic;
STATUS :out std_logic;
LOCKED :out std_logic;
CLK0 :out std_logic
);

end component;



begin


----------------------

DCM_1: DCM_CLOCK
port map (
CLKIN => CLKIN,
RST => '0',
CLK90 => CLK90,
CLK180 => CLK180,
CLK270 => CLK270,
CLKDV => CLKDV,
CLK2X => CLK2X,
CLKFX180 => CLKFX180,
CLK0 => CLK );

Вроде все правильно, но ошибка та же .....


Правда CLKIN позволяет поставить только из BANK1 из BANK2(на GCLK) не дает.... Не тот DCM? Не с той стороны чипа?

Сообщение отредактировал NOVY - Apr 28 2011, 11:18

Увы, но Родин будет поддреживать только чипы начиная с 7го семейства, остальное только IDS 13.x - поддержка останется на три года (вроде с момента выпуска Rodin в 2012H2). Материалы полезны, их кстати обещали отредактировать и раздать желающим.



1й пункт - VHDL/Verilog, а вот System Verilog + VHDL 2008 появился только после прямого вопроса из публики, хотя до этого было сказано что будет поддержка C/C++/SystemC - Xilinx прикупил AutoESL.

Zynq это клево, меня поразил вопрос, что дескать, в Altera есть чипы с интеловскими CPU что далеко от Zynq - он встроен не в кристал а идет довеском... - аля такой себе Pentium II, тут точно не будет бюджетности по сравнению с Zynq - и потребление у Atom далеко не такое маленькое как было обещано (но может быть я тут заблуждаюсь ?) С другой стороны в чипах типа Virtex или Arria энергопотребление CPU не проблема, но там другая разница - PowerPC vs Atom? не знаю насколько корректно сравнивать? (мне вот 2х ядер полноценного Core2 Duo оказалось в обрез, в основном из-за CISC архитектуры, и SIMD не спасает)

мне сдается Atom это оченно нишевой продукт для FPGA,- вот если некогда учить програмистов новым средствам, и результат не нужен на пределе возможностей, а быстро, и проблемы дальнейшей отладки с энергопотреблением не волнуют никаким боком.

Жалко стало конечно марку Spartan, преобразованный в целых две марки Artix и Kintex (с моей точки зрения S6 <=> Artix, а Kintex заполнил разрыв между Спартаном и Виртексом, а младшие модели Kintex несколько пресекаются со старшими Artix), конечно унификацию архитектуры можно было продвигать несколько более прозрачно для инженеров, разработчиков. В этом смысле семинар оказался чрезвычайно полезен.

Именно на слайде было жирными буквами - поддержка SV. Я еще подумал - вот des00 обрадуется ))

Дабы тут не оффтопить дальнейшее обсуждение ведем тут http://electronix.ru/forum/index.php?showtopic=89420

Это точно...
Уж назвали бы Spartix... (Xilinx - дайте денег за название )

Хотя, думаю шеф у Xilinx - хитрый еврейский мальчик...
и через год или 2 появится Spartan опять.
Маркетинг, однако....