Спасибо за ответ!

Но я не понял, почему на 100 Мгц может быстрее работать, частота же определяет скорость работы железки, можете поподробнее объяснить?

D-Luxe
Если используется большое количество обращений к SDRAM в произвольном порядке (не burst), то основную роль начинает играть латентность доступа к памяти.
В частности, при реализации алгоритма перемежения (к примеру для турбо-кодов оптимальным является псевдослучайный закон) требуется считать число и записать его в другой адрес памяти.
Адрес памяти задаётся законом перемежения, поэтому чем меньше латентность памяти, тем лучше.
Аналогично перемещение по двоичному дереву при поиске также вызывает многократные обращения по разным адресам.
Если в программе много ветвлений, то тоже осуществляется чтение инструкций по разным адресам.
Вариантом много.
Лучше точно определить необходимые ресурсы и прикладные алгоритмы, а затем "выгрызать" каждый такт (ели не хватит).

Т.е. чем выше частота тем выше латентность? Хочу уточнить я говорю про SSRAM, а не SDRAM.

в общем случае - да, но смотрите доки на свой чип. но в любом случае при разных частотах CPU и памяти появляется дополнительная латентность на буферном FIFO между ними

Время доступа
133 Мгц 6,5 нс
117 Мгц 8,5 нс

вот, а с фифой время доступа увеличится до порядка 3 циклов. т.е. на одиночных обращениях будет заметный проигрыш.

Зачем ставить буферное фифо? Можно просто подать на память 133 МГц, а запросы на чтение/запись от проца будут идти с частотой 100 МГц.

ничего не понял. а как переходить с одного клока на другой? физически какие клоки в системе?

100 Мгц идет с генератора на ПЛИС. А в ПЛИС с DCM можно получить 133 Мгц.

это понятно. но, если CPU работает на частоте 100МГц, а память - на 133, что делать с метастабильностью без FIFO?

Хороший вопрос, но не могу на него ответить. А как фифо ставить? Вообще как частоты развести лучше? Поподробнее пожалуйста.

если система с ниосом - то эта штука называется там Clock Crossing Bridge, ее и воткнуть между ядром и SRAM. А вообще я придерживаюсь (стараюсь) принципа - чем меньше клоков, тем лучше. из доступной в этой теме информации я пока не увидел смысла городить многоклоковый дизайн. ну, а если будете делать с фифой, достаточно объявить переход между клоковыми доменами как False Path

Если честно мне это инфа ничего не дала, поскольку я работаю с Xilinx. Но сделал вывод работать на сотке )

это самый правильный вывод, имхо

> Я говорю про другое, частота шины проца не совпадает с его тактовой частотой. Вот в чем вопрос. Зачем так сделано?

Обычно каждый компонент стараются разогнать до максимальной частоты, которую он тянет.
Потом, если жрётся сильно много энергии/денег без толку для конечного результата, могут урезать конкретные места.
Чем ближе компоненты друг к другу, тем на бОльших частотах они могут работать, как в Интел-проце, где гигагерцы давно уже случились, а память -- она далеко на плате, столько не потянет, помехи/ёмкости/индуктивности проводников замучают, поэтому начинают городить кэши накристалльные многоМетровые, где большинство кода уже сидит при правильном программировании, а на шину вылазят по большим праздникам или пожрать купить еще
Не так давно для приличных расстояний в дело пошли дифференциально-крученые пары проводников, в PCI-E например, но до наших дешевых ПЛИС они еще не добрались, частоты остаются локально-детскими, плюс-минус 1.5 раза, так что легче всего их и не плодить разными без надобности -- себе дороже среди фифошек многоклоковых найти никогда неглючащую