Добрый день!
Из знакомства с мануалом по lpc23xx вынес информацию, что i2s - трех канальный интерфейс, однако на других ресурсах столкнулся с информацией что он четырёх канальный! Совсем запутался! Помогите развеять сомнения!

Может Вы неверно прочли строку из ключевых свойств:

"I2S, three I2C, three SPI/SSP, and four UARTs"

Имеется ввиду ОДИН I2S, ТРИ I2C интерфейса, и т.д.
I2S двухканальный: сигналы TF/RF (у NXP они почему-то называются WS) определяют "левый" или "правый" канал, стерео то бишь.

Сообщение отредактировал KnightIgor - Jun 20 2011, 07:31

Нет это не совсем то! В мануале CLK, WS и SDA каналы указаны(причём каждого по два в зависимости от выбора режима master/slave), но сегодня нашёл такой расклад - BCLK, LRCLK, BITDATA, SCLK! что ввело в замешательство! но что касаемо стандартного набора каналов видел информацию что канал SDA как раз разделяют на два самостоятельных и в результате получают четырёх канальный интерфейс! такое возможно?

Вот документация одного из родителей стандарта I2S
http://www.nxp.com/acrobat_download2/various/I2SBUS.pdf
I2S только двухканальный, то есть стерео
Другое дело HD Audio. Это уже до 8-ми каналов

У меня есть этот документ, спасибо!
Прошу прощения, я оговорился - не 4-х и 3-х канальный, а речь шла о линиях!
Именно на NXP линии, как я уже говорил выше, почему то по два варианта каждая!
возможно задействовать четыре линии?

Видел в DSP Blackfin как раз сдвоенный I2S, вернее, он называется SPORT, и содержит обшие CLK и FRAME_SYNC сигналы и 2 пары RX, TX. И да, он может работать в 4х канальном режиме. Может у Вашего LPC похожий порт?

По стандарту ADC и DAC кодека могут работать асинхронно
То есть у ADC свои BCLK(BitClock), WS(WordSelect) и SDOUT(Serial Data), а у DAC свой BCLK, WS и соответственно SDIN
Плюс для работы самих ADC и DAC должен быть еще и MCLK(MasterClock), который как правило равен "Частота WS" * 256.
Для аудиопотока в 48000, MCLK должен быть 12,288МГц

Но на практике BCLK и WS объединяются в самом кодеке.
То есть получается BCLK, WS(либо WCLK), SDOUT (для АЦП), SDIN (для ЦАП) и MCLK
Итого 5 линий.

на схеме кодека есть MCLK, но вот на схеме контроллера его не могу найти

Потому что это просто клок, непосредственно к интерфейсу не относящийся. Можно использовать программируемый тактовый выход процессора или внешний генератор.

и что мне лучше использовать?

Лучше генератор.

Частоту MCLK надо считать под аудио поток.
Я уже писал, что для аудиопотока в 48000, MCLK должен быть частотой в 12,288МГц.
А такое врят ли можно сделать программируемым CLKO.
За исключением того случая, если аудио-кодек имеет встроенный PLL.

Так что в простейшем случае это кварц+герератор или готовый генератор (KXO-97 например)

Легко можно обойтись без всякого генератора, достаточно взять кодек с поддержкой так называемых USB режимов.
Тогда из стандартной частоты 12 МГц (а также 6 или 24) можно получить внутри кодека и 48, и 44.1 кГц с помощью делителей на 250 и 272.

Аудио-кодек как раз имеет встроенный PLL со входным MCLK, но если я правильно понял то можно обойтись без мастер клока, настроив PLL кодека на нужную мне частоту внутри самого кодека?!

Ну, источник частоты для PLL всё равно необходим.

Я вот думаю, в случае кодека с USB режимом, вообще объединить BITCLOCK и MCLK и подавать одним сигналом.
Вроде должно работать