Группа: Участник
Сообщений: 173
Регистрация: 11-05-08
Пользователь №: 37 414
Здравствуйте! (сильно не пинайте - я в этом деле новичок!) Недавно для себя открыл ПЛИС - собираю информацию. Наткнулся на альтеровскую микросхему EPM240T100. Вот дока: EPM240T100C5.pdf ( 1.01 мегабайт )
Кол-во скачиваний: 361
Есть несколько вопросов:
1. Какое время задержки сигнала вносит данная ПЛИС? 2. Зависит ли время задержки сигнала от количества программируемых логических элементов?
Группа: Участник
Сообщений: 1 014
Регистрация: 8-01-07
Из: San Jose, CA
Пользователь №: 24 202
Так там-же прямо и написано:
QUOTE
tPD1 represents a pin-to-pin delay for the worst case I/O placement with a full diagonal path across the device and combinational logic implemented in a single LUT and LAB that is adjacent to the output pin.
Группа: Участник
Сообщений: 173
Регистрация: 11-05-08
Пользователь №: 37 414
Извиняюсь, с английским туговато Александр, правильно ли я Вас понял: tPD1 - это максимальная задержка (в худшем случае) при сколь-угодно сложной комбинации логических элементов? Это не есть задержка на одном логическом элементе?
Notes to Tabl e 1–1: (1) tPD1 represents a pin-to-pin delay for the worst case I/O placement with a full diagonal path across the device and combinational logic implemented in a single LUT and LAB that is adjacent to the output pin.
То есть в 2х словах у вас один лут в логике которая относится к этим вашиму пинам, для приведённого tPD1
Группа: Участник
Сообщений: 173
Регистрация: 11-05-08
Пользователь №: 37 414
А D-триггеры можно в схему добавлять? Или EPM240T100 ограничивается только набором стандартных логических элементов (И/ИЛИ/НЕ)? Вопрос поставлен неправильно: будет ли задержка на D-триггере равна сумме задержек элементов его составляющих?
Сообщение отредактировал Sprite - Jun 28 2011, 14:47
Вопросы новичка: время задержки сигнала на ПЛИС
Jun 28 2011, 04:50
