Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Вопросы новичка: время задержки сигнала на ПЛИС
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Sprite
Здравствуйте!
(сильно не пинайте - я в этом деле новичок!)
Недавно для себя открыл ПЛИС - собираю информацию. Наткнулся на альтеровскую микросхему EPM240T100. Вот дока: Нажмите для просмотра прикрепленного файла

Есть несколько вопросов:

1. Какое время задержки сигнала вносит данная ПЛИС?
2. Зависит ли время задержки сигнала от количества программируемых логических элементов?


Заранее спасибо!
des00
Цитата(Sprite @ Jun 27 2011, 22:50) *
1. Какое время задержки сигнала вносит данная ПЛИС?
2. Зависит ли время задержки сигнала от количества программируемых логических элементов?

что есть время задержки в вашей системе счислений ?
AlphaMil
Задержка есть на логических элементах и на соединениях между ними.
ataradov
Так там-же прямо и написано:
QUOTE
tPD1 represents a pin-to-pin delay for the worst case I/O placement with a full diagonal path across the device and
combinational logic implemented in a single LUT and LAB that is adjacent to the output pin.


Если подразумевалась эта задержка, конечно.
Sprite
Извиняюсь, с английским туговато 05.gif
Александр, правильно ли я Вас понял: tPD1 - это максимальная задержка (в худшем случае) при сколь-угодно сложной комбинации логических элементов? Это не есть задержка на одном логическом элементе?
Kuzmi4
Смотрим в Table.1-1
И потом чуть ниже:
Цитата
Notes to Tabl e 1–1:
(1) tPD1 represents a pin-to-pin delay for the worst case I/O placement with a full diagonal path across the device and
combinational logic implemented in a single LUT and LAB that is adjacent to the output pin.

То есть в 2х словах у вас один лут в логике которая относится к этим вашиму пинам, для приведённого tPD1
ataradov
QUOTE (Sprite @ Jun 28 2011, 14:15) *
Это не есть задержка на одном логическом элементе?

Это задержка на одном элементе + входных выходных буфферах для самого худшего случая (2 диагональных пина).
Sprite
А D-триггеры можно в схему добавлять? Или EPM240T100 ограничивается только набором стандартных логических элементов (И/ИЛИ/НЕ)?
Вопрос поставлен неправильно: будет ли задержка на D-триггере равна сумме задержек элементов его составляющих?
des00
Цитата(Sprite @ Jun 28 2011, 08:40) *
А D-триггеры можно в схему добавлять? Или EPM240T100 ограничивается только набором стандартных логических элементов (И/ИЛИ/НЕ)?

найдите в сети книгу "ПЛИС. Курс молодого бойца." Это будет быстрее и полезнее чем спрашивать тут.
Sprite
Спасибо, уже читаю!
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.